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实际设计时面临的问题、考虑的因素比这里列出的多得多。罗马不是一天建成的，所以需要日积月累的。
异常情况的思考
1、电流倒灌
集成电路的典型模型如下：
1、D1在大多数CMOS集成电路中起着防静电功能.同时辅助起着输入端限幅作用。但是在ABT,LVT,LVC和AHC/AHCT类集成电路中无此二极管。
2、D2是半导体集成所产生的寄生二极管(存在于所有数字集成电路),其辅助功能为对线路反射的下冲信号进行限幅，提供一些放电保护功能。
3、D3用于保护CMOS电路在放电时的干扰。在大多数双极性器件中也存在此二极管，但为寄生二极管。在集电极开路和三态输出的双极性器件中无此二极管。
4、D4在所有集成电路中均存在此二极管。它是器件的集电极或漏极的二极管。在双极性器件中还附加了一个肖特基二极管对线路反射的下冲信号进行限幅。在CMOS电路中附加了二极管以增加防静电功能。
电流倒灌产生的原因：
当使用CMOS型器件作为接口芯片在如下图所示的电路中使用时，如果Vcc2断电，Vcc1继续供给G1，G1的高电平输出电流将通过D1向Vcc2上的电容充电（该充电电流将使D1迅速过载并使其损坏。CMOS器件中D1只能承受20mA的电流）并在Vcc2上建立一电压，该电压使使用Vcc2供电的其它电路工作不正常，特别使编程可编程器件。
解决措施：
如图（a）：在信号线上加一个几欧姆的限流电阻，可防止过流损坏二极管D1，但不能解决灌流在Vcc上建立电压；
如图（b）：在信号线上加二极管D3及上拉电阻R，D3用于阻断灌流通路，R解决前级输出高电平时使G1的输入保持高电平。此方法即可解决灌流损坏二极管D1的问题，又可解决灌流在Vcc上建立电压。缺点是二极管D3的加入降低了G1的低电平噪声容限；
如图（c）：在G1的电源上增加二极管D7。缺点是前级输出高电平时，G1通过D1获得电压并从输出高电平给后级电路。同时降低了G1的供电电压，使其在正常使用时高电平输出电压降低。
最有效的解决方法是使用双极型的器件（如LS器件，ABT器件）作为接口，由于双极型器件没有保护二极管D1存在，故不存在上述灌流通路。需要注意的是这时接口的输入、输出信号线上不能加上拉电阻（双极型器件输入悬空当高电平对待）。
2、热插拔设计
>热插拔对电源的影响
电路板上电或热插拔时会从电源拉出很大的启动电流并导致电源电压的波动，此现象控制不当将影响系统中其它电路的正常使用，甚至导致整个系统的损坏。
热插拔电路的最低要求是提供浪涌电流限制，防止在大的容性负载加电时整个系统损坏。限流功能还有助于减小供电电源的尺寸，并防止在连接器接触时产生电弧。其它热插拔特性还包括：低等效串联电阻、断路器、状态指示、双插入点检测和电源就绪指示。
目前我公司的产品除个别处理机对电源采取上电限流措施外，其余电路板使用PTC对负载过流进行限制，但没有上电限流措施。
最简单的限流元件是保险丝，它可以单独使用或与其它保护元件配合使用，由于保险丝可以有效地防止过流的冲击，它们在系统中既是必须的(如UL 标准的规定)，也是系统遇到灾难性故障时的最终防线。标准保险丝的主要缺陷是只能一次性使用，另外一种可替代的小型器件是多重保险丝，这种保险丝的物理尺寸可以根据流过其自身电流所产生的热量而膨胀或缩短，多重保险丝的工作电压范围受温度的限制，但它能够自复位，这是相对于标准保险丝的最大优点。
普通热插拔电路由电容、齐纳管和FET 构成，如下图所示。通过对连接在Q1 栅、源极之间的电容C1 充电达到限制浪涌电流的目的。如果上电期间C1 放电，Q1 的栅极与源极相当于短路，Q1 将维持开路。C1 充电时，Vgs增大，Q1 缓慢开启。C1 的大小和Q1 的Vgs指标确定了Q1 的开启时间和负载电容C2 的充电时间。齐纳管ZD1 用于防止栅-源电压超出其最大额定值。
接口IC的热插拔
电路板上电或热插拔时如果处理不当，会通过信号线对系统中的其它电路板的正常使用造成影响，也可能造成接口IC的软损伤或硬损坏。所以在系统及电路板设计时应尽量满足以下要求：
电路板在热插拔时必须保证地端子首先连接，这是电路板正常工作的基础。在多电源系统，特别是有负电源同时使用的系统中，如果热插拔时不能保证电路板的地端子首先连接，则应尽量不在电路板的负电源上使用大容量的电容，因为在此情况下可能使电路板的地电位偏离到负电位，使接口IC的输入、输出管脚对地电压超过其耐受范围，造成接口IC管脚的损坏。
1、使用输入或输出端不带对电源保护二极管的IC；
2、使用具有上电三态功能的IC。
正确的电路板上电次序应为：
首先连接电路板的地；
其次连接电路板的电源；
最后连接电路板的信号端子；
3、过流保护
过流保护技术在电源设计中使用较普遍，在电路板设计中可以借鉴。由于器件工作不正常或故障损坏等原因可能造成电路板电源过流，对此如果不加以限制可能给系统带来灾难性后果。
在电路板的电源入口处串联小阻值的PTC元件可对电源进行有效保护，当电路板产生过流时，流过PTC的电流增大，使PTC温度升高，同时其阻值增大，限制电流的进一步增加，使进入电路板内的电流限制在一个较小的范围内，对电路板可有效起到保护作用，同时不至于影响其它电路板的正常工作。使用PTC的另一个优点是可重复性，当过流条件不存在后，PTC的温度下降，阻值回到常态，不影响其正常使用。
选择PTC时需要注意其耐压、不动作电流及静态电阻和动作时间。
案例：我们OC的输出，控制电磁阀。电磁阀一端接12V，一端接OC输出。但是在安装过程中，时常出现：由于施工不小心，OC直接与12V短路，导致三极管、或者MOS管，直接失效，导致现场大量三极管烧毁。
经过优化，可以通过下面电路，预防过流，导致三极管损毁。
高速信号设计的思考
4、信号完整性
电信号（电流、电压信号）在沿导线传输的过程中，由于分布电感、电容和电阻的存在，导线上各点的电信号并不能马上建立，而是有一定的滞后，离信号源越远，电压波和电流波到达的时间越晚。当导线的阻抗有变化（如背板线与电路板内的信号线、接插件等）或负载阻抗与线路阻抗不匹配时，将对电信号产生反射和折射。
如下图所示，由于反射波的存在，始端输入信号并不是理想的阶跃电压，而是具有一定前沿时间的脉冲信号。
上图中信号的宽度大于信号的传输延迟（36nS），若信号宽度小于信号的传输延迟，信号将不能传输到终点，系统将失控。
最大匹配线长度计算：
方法1：
定义：信号在传输线上的反射波的振荡过程如果在芯片的传输延迟时间内，反射波将不影响芯片的工作，将信号在传输时间内所传播的距离称作最大匹配线长度，当传输线超过匹配长度时，称为长线传输，此时需要考虑采取措施抑制反射波干扰。
lmax的长度表示为：
式中：tPD――数字电路的传输延迟时间（ns）
V――电磁波速度，（1.4~2）×108m/s
K――经验常数，取k＝4～5
例如，取k＝4，v＝2×108m/s，求得下面几组最大匹配线长度：
| 数字电路的传输延迟时间tPD（ns） | 最大匹配线长度lmax（m） |
| 50 | 2.5 |
| 40 | 2.0 |
| 30 | 1.5 |
| 25 | 1.25 |
| 20 | 1 |
| 15 | 75cm |
| 10 | 50cm |
| 5 | 25cm |
| 1 | 5cm |
对于TTL系列电路而言，其动作时间为5～10ns，CMOS系列电路的动作时间为25～50ns，HC系列电路的动作时间与TTL系列相仿。系统中往往是多种系列器件混合使用，故应以TTL系列器件对应的lmax为准。所以传输线长度lmax可取25cm。也就是说，当传输线长度超过25cm时，应采取抑制反射波干扰措施。
方法2：
定义：如果信号在传输线上往返一次的时间比信号的上升时间短，则认为该传输线不匹配也不会对信号产生影响。
如下图所示，就同一条线路而言，具有不同上升时间（下降时间）的数字电路驱动相同的负载（3英寸长的无匹配信号线，负载电容15pF），其输出信号的波形大不相同。上一个波形表示1986年生产的驱动器的（上升/下降时间为5ns）输出波形，波形很好，可以使用；下一个波形表示1996年生产的驱动器（上升/下降时间为1/2ns）的输出波形，波形很差，不能使用。
《High Speed Digital Design》一书中推荐的最大传输线计算公式如下
lmax=（V×tr/6）×10－9（m）
式中：V：电磁波传播速度（3×108m/s）；
tr：信号上升时间，即从10％上升到90％的时间（ns）；
注：该计算公式与数字电路的传输延迟时间无关。并且将信号在传输线上往返一次的时间限制在信号上升时间的1/3内。
例如：设一器件的tr为10ns,则当其驱动的信号线长度大于50cm时就需要当长线传输来对待；而对一个tr为1ns的器件,则当其驱动的信号线长度大于5cm时就需要当长线传输来对待。
需要注意的是：两种长线的计算方式都与信号的频率无关
信号在传输线上的反射情况分析：
根据电压反射系数的定义有
Fv＝（Z2－Z1）/（Z2＋Z1）
当传输线特性阻抗Z1与负载阻抗Z2相等（匹配）时，电压反射系数为零，即此时不会发生反射；
当Z2＜Z1时，电压反射系数为负值，即反射电压为负，随着反射的进行，电压迅速达到平衡状态。特殊情况Z2＝0，反射系数Fv＝－1，电压反射一次后终端电压即达到零状态。由此可见，降低负载电阻由助于消弱反射干扰；
当Z2＞Z1时，电压反射系数为正值，即反射电压为正。特殊情况Z2＝∞，即负载处于开路，反射系数Fv＝1，这样，反射过程将是一个持续的振荡过程。由此可见，当负载电阻很大时，对抑制反射干扰十分不利。
CMOS系列或HC系列器件的输入阻抗很高，在使用中除容易引起静电干扰外，还容易传输反射波干扰，因此在长线传输使用时需要注意采取相应措施如输入引脚对电源或地接入负载电阻以降低输入阻抗；或者直接采用长线驱动型器件。
常用的抑制或削弱反射波干扰的方法有：
1、阻抗匹配：
根据反射理论，当传输线的特性阻抗与负载电阻相等时，反射将不会发生。
即阻抗不匹配是造成信号在传输线上反射的原因。实际的电路实现中阻抗不匹配是绝对的，而匹配是相对的。
引起阻抗不匹配的原因有多种，由驱动源、传输线和负载的阻抗不同可引起阻抗不匹配、传输线的不连续，例如导通孔、短截线也可引起阻抗不匹配；另外由于返回路径上局部电感、电容的变化、返回路径不连续也会导致阻抗不连续。其中，由驱动源、传输线和负载的阻抗不同引起的阻抗不匹配是最主要的原因。
答：对于芯片上有固定晶振引脚的设备(例如C8051F02X)；相应时钟输入引脚按选择的晶振模式自动分配引脚；
对于晶振引脚与GPIO共用的芯片(例如C8051F30X)；晶振引脚要按下述方式进行设置：
(1).外接晶体体时；XTAL1与XTAL2都要配置为模拟输入
(2).外接振荡电路为“RC”或“C”方式时，XTAL2引脚要配置为模拟输入
(3).外接CMOS时钟电路时，XTAL2引脚要配置为数字输入
(4).以上几种方式在引脚的配置中都要使用跳过功能将此引脚跳过
阻抗匹配方法有以下几种：
2、采用输入/输出驱动器
如下图所示，当A点为低电平时，反射波从B向A传输。由于此时驱动器的输出阻抗几乎为零，反射信号一到达该输出端就有相当部分被吸收掉，只剩下部分信号继续反射。也就时说，由于反射信号遇到的时低阻抗，它的反射能力大大减弱。当A点为高电平时，发送器的输出阻抗很大，可视为开路，为了降低接收器的输入阻抗，接入一个负载电阻，这样就大大削弱了反射波的干扰。
3、降低输入阻抗
如下图所示，当驱动器输出低电平时，A点对地阻抗很低；当驱动器输出高电平时，B点对地阻抗也很低。由此可见，无论是输出高电平还是低电平，反射波都将很快衰减。
4、采用光电耦合
除可有效抑制反射波干扰外，还实现了信号地隔离。
5、采用差分传输技术
使用差分信号进行长线传输有一个很重要的原因是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声。
常用的差分传输技术有ECL、PECL、LVDS及GLVDS.
ECL和PECL技术的信号摆幅依赖于供电电压，ECL要求负的供电电压，PECL使用正的供电电压。
GLVDS是一种发展中的尚未确定的新技术，使用500mV的供电电压可提供250mV 的信号摆幅。
LVDS物理接口使用1.2V偏置提供400mV摆幅的信号，其驱动器和接收器不依赖于特定的供电电压。LVDS驱动器由一个驱动差分线对的电流源组成，通常电流为3.5mA，接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mA 的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑″1″和逻辑″0″状态。低摆幅驱动信号实现了高速操作并减小了功率消耗，差分信号提供了适当噪声边缘和功率消耗大幅减少的低压摆幅。终端电阻100Ω，不仅终止了环流信号，同时防止信号在终端发生反射。如下图所示：
差分传输方式的终端匹配方法比较：
如下图所示的两种差分传输方式的终端方法，第一种方法采用单电阻终端，第二种方法采用双电阻终端。
第一种方法对差模信号进行匹配，但不对共模信号匹配。在共模干扰比较理想的情况（干扰信号同时到达A、B线，并且幅度相同）下可以很好的工作，但由于布线等原因造成A、B传输线受干扰情况不完全一致时，干扰信号会在传输线上来回反射，特别是在传输时钟信号，并且传输线延时等于1/4时钟周期时，干扰信号可能在线路上来会反射形成自激。
第二种方法对每条传输线单独进行匹配，该方法对共模信号和差模信号同时匹配，故不会在传输线上产生反射。
5、电源完整性
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为什么要重视电源噪声问题
芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，转换" target="_blank" >AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。
由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。
2.电源系统噪声余量分析
绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。当然随着芯片工艺的提高，现代的稳压芯片直流精度更高，可能会达到±1%以下，TI公司的开关电源芯片TPS54310精度可达±1%，线性稳压源AMS1117可达±0.2%。但是要记住，达到这样的精度是有条件的，包括负载情况，工作温度等限制。因此可靠的设计还是以±2.5%这个值更把握些。如果你能确保所用的芯片安装到电路板上后能达到更高的稳压精度，那么你可以为你的这款设计单独进行噪声余量计算。本文着重电源部分设计的原理说明，电源噪声余量将使用±2.5%这个值。
电源噪声余量计算非常简单，方法如下：
比如芯片正常工作电压范围为3.13V到3.47V之间，稳压芯片标称输出3.3V。安装到电路板上后，稳压芯片输出3.36V。那么容许电压变化范围为3.47-3.36=0.11V=110mV。稳压芯片输出精度±1%，即±3.363*1%=±33.6 mV。电源噪声余量为110-33.6=76.4 mV。
计算很简单，但是要注意四个问题：
第一，稳压芯片输出电压能精确的定在3.3V么？外围器件如电阻电容电感的参数也不是精确的，这对稳压芯片的输出电压有影响，所以这里用了3.36V这个值。在安装到电路板上之前，你不可能预测到准确的输出电压值。
第二，工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的一致么？
第三，负载情况怎样？这对稳压芯片的输出电压也有影响。
第四，电源噪声最终会影响到信号质量。
而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余量都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。
另一个重要问题是：不同电压等级，对电源噪声余量要求不一样，按±2.5%计算的话，1.2V电压等级的噪声余量只有30mV。这是一个很苛刻的限制，设计的时候要谨慎些。模拟电路对电源的要求更高。电源噪声影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。
3.电源系统的噪声来源有三个方面：
第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。
第二，稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整回额定输出值。多数常用的稳压源调整电压的时间在毫秒到微秒量级。因此，对于负载电流变化频率在直流到几百KHz之间时，稳压源可以很好的做出调整，保持输出电压的稳定。当负载瞬态电流变化频率超出这一范围时，稳压源的电压输出会出现跌落，从而产生电源噪声。现在，微处理器的内核及外设的时钟频率已经超过了600兆赫兹，内部晶体管电平转换时间下降到800皮秒以下。这要求电源分配系统必须在直流到1GHz范围内都能快速响应负载电流的变化，但现有稳压电源芯片不可能满足这一苛刻要求。我们只能用其他方法补偿稳压源这一不足，这涉及到后面要讲的电源去耦。
第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。PCB板上任何电气路径不可避免的会存在阻抗，不论是完整的电源平面还是电源引线。对于多层板，通常提供一个完整的电源平面和地平面，稳压电源输出首先接入电源平面，供电电流流经电源平面，到达负载电源引脚。地路径和电源路径类似，只不过电流路径变成了地平面。完整平面的阻抗很低，但确实存在。如果不使用平面而使用引线，那么路径上的阻抗会更高。另外，引脚及焊盘本身也会有寄生电感存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。在电源路径表现为负载芯片电源引脚处的电压轨道塌陷，在地路径表现为负载芯片地引脚处的电位和参考地电位不同（注意，这和地弹不同，地弹是指芯片内部参考地电位相对于板级参考地电位的跳变）。
尖峰电流的抑制方法：
1、在电路板布线上采取措施，使信号线的杂散电容降到最小；
2、另一种方法是设法降低供电电源的内阻，使尖峰电流不至于引起过大的电源电压波动；
nU+00A0通常的作法是使用去耦电容来滤波，一般是在电路板的电源入口处放一个1uF～10uF的去耦电容，滤除低频噪声；在电路板内的每一个有源器件的电源和地之间放置一个0.01uF～0.1uF的去耦电容（高频滤波电容），用于滤除高频噪声。滤波的目的是要滤除叠加在电源上的交流干扰，但并不是使用的电容容量越大越好，因为实际的电容并不是理想电容，不具备理想电容的所有特性。
去耦电容的选取可按C=1/F计算，其中F为电路频率，即10MHz取0.1uF，100MHz取0.01uF。一般取0.1~0.01uF均可。
放置在有源器件傍的高频滤波电容的作用有两个，其一是滤除沿电源传导过来的高频干扰，其二是及时补充器件高速工作时所需的尖峰电流。所以电容的放置位置是需要考虑的。
实际的电容由于存在寄生参数，可等效为串联在电容上的电阻和电感，将其称为等效串联电阻（ESR）和等效串联电感（ESL）。这样，实际的电容就是一个串联谐振电路，其谐振频率为：
实际的电容在低于Fr的频率呈现容性，而在高于Fr的频率上则呈现感性，所以电容更象是一个带阻滤波器。
10uF的电解电容由于其ESL较大，Fr小于1MHz，对于50Hz这样的低频噪声有较好的滤波效果，对上百兆的高频开关噪声则没有什么作用。
电容的ESR和ESL是由电容的结构和所用的介质决定的，而不是电容量。通过使用更大容量的电容并不能提高抑制高频干扰的能力，同类型的电容，在低于Fr的频率下，大容量的比小容量的阻抗小，但如果频率高于Fr，ESL决定了两者的阻抗不会有什么区别。
电路板上使用过多的大容量电容对于滤除高频干扰并没有什么帮助，特别是使用高频开关电源供电时。另一个问题是，大容量电容过多，增加了上电及热插拔电路板时对电源的冲击，容易引起如电源电压下跌、电路板接插件打火、电路板内电压上升慢等问题。
6、时钟信号的驱动
理想的时钟信号是一串无限连续的脉冲，除电平要求外，其边沿应非常陡峭，有些系统还要求时钟具有50％的占空比。
从EMC的角度来看，理想的时钟信号是一个辐射源，会产生很强的EMC干扰。在交换机系统中周期性的重复传输固定码（比如54H码）实际上也会产生EMC干扰并对相邻信号线产生严重干扰。
之所以对时钟信号进行单独讨论是因为在数字系统中，整个系统的工作都以时钟信号为参考，时钟信号的优劣直接关系到系统的工作质量。时钟信号从时钟源出发、经过驱动、线路传输，最后到达负载端的时候，很难保持其在时钟源时的模样。在负载端看到的时钟信号可能发生上升、下降沿的改变，也可能发生占空比的变化，还可能有到达不同负载的时间发生改变（相位变化）的问题等。
由于时钟信号的占空比要求，对时钟信号的驱动需要认真考虑。经过不同系列的器件传输时，占空比的变化是不同的。这主要是因为各个系列的器件的转换电平不同。比如，HC系列器件的转换电平为其电源电压的1/2，基本上在VIH/2；F系列等双极型器件的转换电平为1.4V，并不在VIH/2处。但对于3.3V系列的双极型器件而言，1.4V的转换电压基本位于VIH/2处。
如下图是对信号相关参数的定义：
其中：VT表示信号的开关门限电平，从4.8节集成电路的表中可以得知，不同系列集成电路其开关门限电平各不相同。可以看出，如果输入信号的tr、tf足够小的话，开关门限电平对信号占空比的影响就相应小。
在需要多路时钟信号的系统中或需要对时钟进行多级传输的系统中采用专用的时钟驱动器件是比较好的选择。专用时钟驱动器件有较固定并且小的传输时延、各路输出间的相位差很小、输出信号具有较小的tr和tf （≤2ns-49FCT3805），并且其输入仅为一个负载。而使用普通逻辑器件作为时钟驱动来使用存在传输时延变化大、各输出间相位差大等缺点。
为保证时钟到达不同负载的相位相同，仅采用专用时钟驱动器件还不够，还要考虑匹配、线长、负载等因素。可以采取以下一些措施来控制：
1、注意驱动器的传输延迟；
2、在时钟的传输路径上使用相同的驱动器；
3、平衡各路径的线路延迟；
4、使用相同的线路匹配方法；
5、平衡各路径的负载，有时可能需要在负载处增加电容来达到。
为减小时钟信号的EMC，应在电路设计或PCB布板时采取以下措施：
1、设计独立的电源、地平面；
2、减小时钟线与电源或地的距离；
3、使用小封装器件；
4、减小时钟驱动器的tr/tf;
5、使用差分传输方式；
6、使用低压传输如LVDS/GTL;
环境因素的考虑
7、静电防护
抑制静电干扰可从两方面入手：避免静电的产生；切断静电放电途径。主要措施有：
nU+00A0CMOS器件在使用时应注意防静电。其一是输入引脚不能悬空，如果输入引脚悬空，在输入引脚上很容易积累电荷。尽管CMOS器件的输入端都有保护电路，静电感应一般不会损坏器件，但很容易使输入引脚电位处于0～1V之间的过渡区域。这时，反相器的上、下两个场效应管均会导通，使电路功耗大大增加。其二是设法降低输入电阻，可以在输入引脚与电源或地之间接入一个负载电阻（1～10KΩ），为静电电荷提供泄放通路。三是CMOS器件与长传输线连接时，通过TTL缓冲后再与长传输线相连。
U+00A0
1、控制环境湿度在45％～65％。静电地产生与湿度有密切关系，环境越干
燥，越容易产生静电。
2、机房铺设防静电地板。
3、焊接工具应接地。
4、提高结构件地绝缘能力并良好接地
8、热设计
确定产品的运行环境温度指标，确定设备内部及关键元器件的温升限值。一般说来，元器件工作时的温度上升与环境温度没有关系，而民用级别的元器件的允许工作温度大多在70~85℃，为了保证在极限最高环境温度（50℃左右）下元器件的工作温度还在其允许温度范围内并有相当的冗余度，设备内部及元器件的温升设计指标定在15℃左右比较合适。在硬件单板设计时，首先应该明确区分易发热器件和温度敏感器件（即随着温度的变化器件容易发生特性漂移、变形、流液、老化等），布PCB板时要对易发热器件采取散热措施，温度敏感器件要与易发热器件和散热器隔开合适的距离，必要时要从系统的角度考虑采取补偿措施。系统或子系统通过自然散热（通风、对流等）措施不能保证设备内部及关键元器件温升限值指标得到保证时，需要采取强迫制冷措施。
9、EMC设计
电磁兼容（EMC）包括电磁干扰（EMI）和电磁敏感度（EMS）两个方面。电磁兼容是指设备或系统在其电磁环境中能正常工作且不对该环境中任何事物构成不能承受的电磁骚扰的能力。
要提升这种能力，有许多应用课题要解决，如：电磁波的散射、透射、传输、孔缝耦合，各种干扰源的机理和特性，各种干扰参数的计算和测试，各种结构的屏蔽效果，各种防护方法、测试方法、标准等等。对应设计的方法也有多种，如：防静电设计、防雷设计、防地电位升设计等等；一般从以下方面考虑，以保证产品的EMC特性：
1、静电放电的防护。首先要阻止电流直接进入电子线路，最普通的办法就是建立完善的屏蔽结构（必要时在外壳与电路之间增加第二层屏蔽层），屏蔽层接到电路的公共接地点上。对内部的电路来说，如果需要与金属外壳相连时，必须采用单点接地的方式，防止放电电流流过这个电路，造成伤害。
2、屏蔽。采用屏蔽的目的有两个：一是限制内部的辐射电磁能越过某一区域；二是防止外来的辐射进入某一区域。主要对电场、电磁场、磁场进行屏蔽（现实对磁场的屏蔽更难）。
3、接地。接地的目的一是防电击，一是去除干扰。接地可分为两大类，即安全接地与信号接地。接地时应该注意：接地线愈短愈好、接地面应具有高传导性、切忌双股电缆分开安装、低频宜采用单点接地系统、高频应采用多点接地系统、去除接地环路；
4、滤波。实际工作中，无法完全做好接地与屏蔽的工作。因此，会采用滤波（将不需要的信号去除）的方式来弥补不足，主要通过滤波电路来实现。在实际使用中，由于设备所产生的杂讯中共模和差模的成分不一样，所采用的滤波电路也有变化，可适当增加或减少滤波元件。具体电路的调整一般要经过EMI测试后才能有满意的结果。
DFx其他维度的思考
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转自：硬件十万个为什么
