瞬时极性法是判断电路中反馈极性的基本方法。
具体做法是∶规定电路输入信号在某一时刻对地的极性，并以此为依据，逐级判断电路中各相关点电流的流向和电位的极性，从而得到输出信号的极性；根据输出信号的极性判断出反馈信号的极性；若反馈信号使基本放大电路的净输入信号增大，则说明引入了正反馈；若反馈信号使基本放大电路的净输入信号减小，则说明引入了负反馈。
（a）负反馈；（b）正反馈；（c）负反馈

单个集成运放中引入反馈的极性的判断：

由于集成运放输出电压的变化总是与其反相输入端电位的变化方向相反，因而从集成运放的输出端通过电阻、电容等反馈通路引回到其反相输入端的电路必然构成负反馈电路；
同理，由于集成运放输出电压的变化总是与其同相输入端电位的变化方向相同，因而从集成运放的输出端通过电阻、电容等反馈通路引回到其同相输入端的电路必然构成正反馈电路。

2.2.2 按反馈量的类型分：

如果反馈量只含有直流量，则称为直流反馈；如果反馈量只含有交流量，则称为交流反馈。
或者说，仅在直流通路中存在的反馈称为直流反馈；仅在交流通路中存在的反馈称为交流反馈。

根据直流反馈与交流反馈的定义，可以通过反馈存在于放大电路的直流通路之中还是交流通路之中，来判断电路引入的是直流反馈还是交流反馈。

2.3 负反馈电路

2.3.1 负反馈电路的特点

（1）交流负反馈稳定放大电路的输出量，任何因素引起的输出量的变化均将得到抑制。由于输入量的变化所引起的输出量的变化也同样会受到抑制，所以交流负反馈使电路的放大能力下降。
（2）反馈量实质上是对输出量的采样，它既可能来源于输出电压，又可能来源于输出电流；其数值与输出量成正比。
（3）负反馈的基本作用是将引回的反馈量与输入量相减，从而调整电路的净输入量和输出量。净输入量既可能是输入电压减反馈电压，也可能是输入电流减反馈电流。
（4）反馈量取自输出电压将使输出电压稳定；反馈量取自输出电流将使输出电流稳定。

反馈的目的：稳定输出电压或稳定输出电流；

反馈的结果：减小输入电压或减小输入电流；

反馈量若取自输出电压，则称为电压反馈；若取自输出电流，则称为电流反馈。反馈量与输入量若以电压方式相叠加，则称为串联反馈；若以电流方式相叠加，则称为并联反馈。

因此，交流负反馈有四种组态，即电压串联、电压并联、电流串联和电流并联，有时也称为交流负反馈的四种方式。

2.3.2 交流负反馈四种组态

四种组态负反馈电路的方块图：

四种组态负反馈放大电路的比较：

2.3.3 负反馈对放大电路性能的影响

稳定放大倍数（以牺牲放大倍数换来的）
对输入电阻的影响：
1. 串联负反馈增大输入电阻；并联负反馈减小输入电阻
2. 电压负反馈减小输出电阻；电流负反馈增大输出电阻
展宽频带
减小非线性失真

2.3.4 放大电路中引入负反馈的一般原则

引入负反馈可以改善放大电路多方面的性能，而且反馈组态不同，所产生的影响也各不相同。因此，在设计放大电路时，应根据需要和目的，引入合适的反馈，这里提供部分一般原则。

为了稳定静态工作点，应引入直流负反馈；为了改善电路的动态性能，应引入交流负反馈。
根据信号源的性质决定引入串联负反馈或并联负反馈。
1. 当信号源为恒压源或内阻较小的电压源时，为增大放大电路的输入电阻，以减小信号源的输出电流和内阻上的压降，应引入串联负反馈。
2. 当信号源为恒流源或内阻很大的电压源时，为减小放大电路的输入电阻，使电路获得更大的输入电流，应引入并联负反馈。
根据负载对放大电路输出量的要求，即负载对其信号源的要求，决定引入电压负反馈或电流负反馈。
- 当负载需要稳定的电压信号驱动时，应引入电压负反馈；
- 当负载需要稳定的电流信号驱动时，应引入电流负反馈。
根据上表所示的四种组态反馈电路的功能，在需要进行信号变换时，选择合适的组态。
- 例如，若将电流信号转换成电压信号，则应引入电压并联负反馈;若将电压信号转换成电流信号，则应引入电流串联负反馈，等等。

3、有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

4、为什么采用半导体材料制作电子器件？

金属中有丰富的自由载流电子，而绝缘体中几乎没有载流子，这二者都不能实现载流子量和方向的有效控制。需要寻找一个中间情况。

5、空穴是一种载流子吗？空穴导电时电子运动吗？

是一种载流子。空穴严格意义上没有物理实体，其存在和运动都是同电子的互补和运动相关联的。

6、什么是N型半导体？什么是P型半导体？当两种半导体制作在一起时会产生什么现象？

N型半导体通常是掺入五价杂质的硅晶体，其中有多余的电子；P型则是掺入三价杂质的硅晶体，电子不足，对应地可以表现为有多余的空穴。

在同一块硅晶上进行两种掺杂，形成两种半导体的结状结构，就能构成所谓的PN结。单独的P型半导体和P型半导体都具有单向导电性，PN结的这种特性更加明显。

7、PN结上所加端电压与电流符合欧姆定律吗？它为什么具有单向导电性？在PN结加反向电压时果真没有电流吗？

不符合。欧姆定律是对线性阻性元件的描述。然而PN结具有鲜明的单向特性。
从载流子的角度看，P端空穴较多，N端电子较多。所以当P端接高电压、N端接低电压时，可以使得两端的载流子都能从元件中穿过，表现为导通。反接时，使得载流子倾向于束缚在PN结的两端。
加反向电压时，仍会因为热运动有少量的漂移电流。同时当反向电压极大时，高能的载流子使得晶格中共价键断裂、价电子飞出，引发链式反应，发生所谓的隧穿，这时有较大的且稳定的电流。

8、二极管的伏安特性

9、三极管曲线特性

9.1 输入特性曲线

输入特性曲线描述管压降 U_CE 一定的情况下，基极电流 i_B与发射结压降U_BE之间的函数关系，即

9.2 输出特性曲线

10、放大电路的主要性能指标，如何实现？

10.1 放大倍数

对于小功率放大电路，人们常常只关心电路单一指标的放大倍数，如电压放大倍数，而不研究其功率放大能力。

10.2 输入电阻

放大电路与信号源相连接就成为信号源的负载，必然从信号源索取电流，电流的大小表明放大电路对信号源的影响程度。

输入电阻 Ri 是从放大电路输入端看进去的等效电阻，定义为输入电压有效值 Ui，和输入电流有效值Ii之比，即

$\large Ri = \frac{Ui}{Ii}$

Ri越大，表明放大电路从信号源索取的电流越小，放大电路所得到的输入电压 Ui越接近信号源电压 Us;
换言之，信号源内阻的压降越小，信号电压损失越小。
通常信号源内阻 Rs 是常量，Ri越小，输入电流 Ii 就越接近信号源电流 Is，信号源内阻 Rs 的分流越小，信号电流损失越小。
可见，放大电路输入电阻的大小要视放大电路对信号的需要而设计。

10.3 输出电阻

任何放大电路的输出都可以等效成一个有内阻的电压源，从放大电路输出端看进去的等效内阻称为输出电阻 Ro，如图所示。Uo'为空载时输出电压的有效值，Uo为带负载后输出电压的有效值。

因此：

$\large U_o=\frac{R_L}{R_o + R_L}\cdot U'_o$

输出电阻：

$\large R_o=(\frac{U'_o}{U_o}-1)R_L$

Ro愈小，负载电阻 R_L变化时，Uo的变化愈小，放大电路的带负载能力愈强。
然而，若要使负载电阻获得的信号电流大一些，则放大电路的输出电阻就应当小一些。
因此，放大电路输出电阻的大小要视负载的需要而设计。

输入电阻与输出电阻描述了电子电路在相互连接时所产生的影响。当两个放大电路相互连接时（如图所示），放大电路Ⅱ的输入电阻 Ri是放大电路Ⅰ的负载电阻，而放大电路Ⅰ是放大电路Ⅱ的信号源，其内阻就是放大电路Ⅰ的输出电阻 Ro因此，输入电阻和输出电阻均会直接或间接地影响放大电路的放大能力。

10.4 通频带

10.5 非线性失真系数

10.6 最大不失真输出电压

10.7 最大输出功率与效率

11、晶体管单管放大电路的三种基本解法

11.1 共射放大电路

11.1.1 基本共射放大电路结构：

11.1.2 元件作用：

u_i：输入信号，正弦波电压；u_i = 0时，放大电路处于静态；
V_BB、Rb：基极电源，提供电压使得b-e间电压U_BE大于开启电压Uon，并与基极电阻Rb共同决定基极电流I_B；
VCC：集电极电源，应足够高，使集电结反偏，以保证晶体管工作在放大状态；
Re：集电极电阻，流过的电流为I_C，其上电压为I_C*Re，从而确定了c-e间电压晶体管的管压降U_CE = VCC - I_C*Re；

11.1.3 放大原理：

当u_i不为 0 时，在输入回路中，必将在静态值的基础上产生一个动态的基极电流 i_b;
当然，在输出回路就得到动态电流 i_c；
集电极电阻 Rc将集电结电流的变化转化成电压的变化，使得管压降 u_ce产生变化，
管压降的变化量就是输出动态电压 u_o，从而实现了电压放大。
直流电源 Vcc为输出提供所需能量。

11.1.4 为什么要设置静态工作点？怎么求？

在放大电路中，当有信号输入时，交流量与直流量共存。将输入信号为零、即直流电源单独作用时晶体管的基极电流 I_B、集电极电流 I_C、b-e 间电压 U_BE、管压降 U_CE称为放大电路的静态工作点 Q，常将四个物理量记作I_BQ、I_CQ、U_BEQ、U_CEQ。在近似估算中常认为U_BEQ为已知量，硅管取0.7V，锗管取0.3V。

静态工作点求法——画直流通路求静态工作点：

直流通路与交流通路的画法？

直流通路是在直流电源作用下直流电流流经的通路，也就是静态电流流经的通路，用于研究静态工作点。

对于直流通路，①电容视为开路;②电感线圈视为短路（即忽略线圈电阻）;③信号源视为短路，但应保留其内阻。

交流通路是输入信号作用下交流信号流经的通路，用于研究动态参数。

对于交流通路，① 容量大的电容（如耦合电容）视为短路，② 无内阻的直流电源（如 Vcc）视为短路。

这样求得静态工作点的表达式：

为什么要设置静态工作点？静态工作点的作用：

以NPN型为例，要想晶体管处于放大状态，则要求发射结正偏（u_BE>Uon），集电结反偏，

如不加基极电源，当输入电压u_i小于Uon时，晶体管处于截止状态，U_CE毫无变化，输出电压为零，在整个信号周期内，这将导致输出电压严重失真。

对于放大电路的最基本要求，一是不失真，二是能够放大。

如果输出波形严重失真，所谓"放大"就毫无意义了。因此，设置合适的静态工作点，以保证放大电路不产生失真是非常必要的。

此外，Q 点不仅影响电路是否会产生失真，而且影响着放大电路几乎所有的动态参数。

11.1.5 两种实用的共射放大电路

直接耦合共射放大电路：

在实用放大电路中，为了防止干扰，常要求输入信号、直流电源、输出信号均有一端接在公共端，即"地"端，称为"共地"。
这样，将①图所示电路中的基极电源与集电极电源合二为一，并且为了合理设置静态工作点，在基极回路又增加一个电阻，便得到图②所示的共射放大电路。由于图① 和图②所示电路中信号源与放大电路、放大电路与负载电阻均直接相连，故称为"直接耦合"，"耦合"即为"连接"。

静态工作点：

Rb1作用：应当指出，Rb1是必不可少的。
- 试想，若 Rb1=0，则静态时，由于输入端短路，I_BQ=0，晶体管将截止，电路不可能正常工作。
- Rb1、Rb2的取值与 VCC相配合，才能得到合适的基极电流 I_BQ，合理地选取 Rc，才能得到合适的管压降 U_CEQ。

阻容耦合共射放大电路（耦合电容的作用、特点？）

当输入信号作用时，由于信号电压在图①所示电路中的 Rb和图 ② 所示电路中的 Rb2上均有损失，因而减小了晶体管基极与发射极之间的信号电压，也就影响了电路的放大能力。
同时，上述两种电路接入负载后，负载电阻不但有信号电压，还有直流电源作用的结果，即存在直流分量，这常常需要去除。
图③所示电路既解决了"共地"问题，又使一定频率范围内的输入信号几乎毫无损失地加到放大管的输入回路，而且负载电阻上没有直流分量。

令输入端短路，可以求出静态工作点：

图③中电容C1用于连接信号源与放大电路，电容 C2用于连接放大电路与负载。
在电子电路中起连接作用的电容称为耦合电容（耦合电容容量较大，多为电解电容，接入电路时应注意其正、负极），利用电容连接电路称为阻容耦合，故图③所示电路为阻容耦合共射放大电路。
由于电容对直流量的容抗无穷大，所以信号源与放大电路、放大电路与负载之间没有直流量通过。
耦合电容的容量应足够大，使其在输入信号频率范围内的容抗很小，可视为短路，所以输入信号几乎无损失地加在放大管的基极与发射极之间。
可见，耦合电容的作用是"隔离直流，通过交流"。

耦合电容的电压源效应：

电容 C1上的电压为U_BEQ，电容 C2上的电压为U_CEQ，方向如图③中所标注。
由于在输入信号作用时，C1上电压基本不变，因此可将其等效成一个电池。这样，放大管基极与发射极之间总电压为U_BEQ与ui之和，输出电压u_o等于集电极与发射极之间总电压减去 C2上的电压 U_CEQ，所以 u_o 为纯交流信号。

10.2 基本共集放大电路

10.3 基本共基放大电路

10.4 三种接法的比较

（1）共射电路既能放大电流又能放大电压，输入电阻居三种电路之中，输出电阻较大，频带较窄。

常作为低频电压放大电路的单元电路。

（2）共集电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。

常用于电压放大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。

（3）共基电路只能放大电压不能放大电流，具有电流跟随的特点;输入电阻小，电压放大倍数、输出电阻与共射电路相当，是三种接法中高频特性最好的电路。

常作为宽频带放大电路。

11、各种场效应管的符号和特性曲线

速记技巧：

①电路符号：

中间一条线：结性管；中间两条实线：耗尽型MOS管；中间有虚线：增强型MOS管
箭头朝外：P沟道；箭头朝内：N沟道

②转移特性曲线（看U_GS和i_D）：

i_D > 0：N沟道；否则：P沟道
只在二或四象限：结型；
只在一或三象限：增强型；
跨越一和二象限或三和四象限：耗尽型；

③输出特性曲线（也是看U_GS和i_D）：

U_GS<0时：i_D > 0：N沟道、输入特性过二象限：结型；
U_GS>0时：i_D < 0：P沟道、输入特性过四象限：结型；
U_GS>0时：i_D > 0：N沟道、输入特性过一象限：增强型；
U_GS<0或U_GS>0时：i_D > 0：N沟道、输入特性跨一和二象限：耗尽型；

12、开关电源和线性电源的优缺点和区别

电源是电路设计中的重要部分，电源的稳定性在很大程度上决定了电路的稳定性。线性电源和开关电源是比较常见的两种电源，在原理上有很大的不同，原理上的不同决定了两者应用上的不同

12.1 开关电源与线性电源原理上的区别

线性电源的基本原理是市电经过一个工频变压器降压成低压交流电之后，通过整流和滤波形成直流电，最后通过稳压电路输出稳定的低压直流电。电路中调整元件工作在线性状态。

开关电源的基本原理是输入端直接将交流电整流变成直流电，再在高频震荡电路的作用下，用开关管控制电流的通断，形成高频脉冲电流。在电感（高频变压器）的帮助下，输出稳定的低压玉直流电。

12.2 开关电源与线性电源的优缺点

1.开关电源的优缺点

主要优点∶ 体积小、重量轻（体积和重量只有线性电源的20～ 30%）、效率高（一般为60～ 70%，而线性电源只有30～40%）、自身抗干扰性强、输出电压范围宽、模块化。

主要缺点∶由于逆变电路中会产生高频电压，对周围设备有一定的干扰。需要良好的屏蔽及接地。交流电经过整流，可以得到直流电。但是，由于交流电压及负载电流的变化，整流后得到的直流电压通常会造成20%到40%的电压变化。为了得到稳定的直流电压，必须采用稳压电路来实现稳压。

2.线性电源的优缺点

优点∶线性电源的优点是结构相对简单、输出纹波小、高频干扰小。

结构简单给我们带来的最大好处是维修方便，维修一台线性电源的难度往往远远低于开关电源，线性电源的维修成功率也大大高于开关电源。
纹波是叠加在直流稳定量上的交流分量。输出纹波越小也就是说输出直流电纯净度越高，这也正是直流电源品质的重要标志。过高纹波的直流电将影响收发信机的正常工作。目前高档线性电源纹波可以达到0.5mV的水平，一般产品可以做到5mVz水平线性电源没有工作在高频状态下的器件所以如果输入滤波做得好的话几乎没有高频干扰/高频噪声。

缺点∶ 需要庞大而笨重的变压器，所需的滤波电容的体积和重量也相当大，而且电压反馈电路是工作在线性状态，调整管上有一定的电压降，在输出较大工作电流时，致使调整管的功耗太大，转换效率低，还要安装很大的散热片。这种电源不适合计算机等设备的需要，将逐步被开关电源所取代。

12.3 开关电源与线性电源应用上的区别

线性电源功率器件工作在线性状态，也就是说他一用起来功率器件就是一直在工作，所以也就导致他的工作效率低，一般在50%～60%，而且体积大，笨重，效率低、发热量也大。
但是线性电源有开关电源没有的优点∶纹波小，调整率好，对外干扰小。适合用与模拟电路，各类放大器等。
开关电源体积小、电流大、效率高，但是纹波大、干扰大。随着电子技术的不断发展，开关电源的设计也越来越科学，开关电源的缺点将慢慢被消除，所以开关电源将是以后应用的主流趋势，逐渐代替线性电源。

13、恒流源和恒压源的特点

恒压源输入电压变化时，输出电压不变；理想恒压源输出阻抗为0；

恒流源两端的电压会随着负载的变化而变化

14、放大电路频率补偿的目的是什么？有哪些方法？

放大电路中频率补偿的目的有二：

一是改善放大电路的高频特性，二是克服由于引入负反馈而可能出现自激振荡现象，使放大器能够稳定工作。

在放大电路中，由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想，为了解决这一问题，常用的方法就是在电路中引入负反馈。然后，负反馈的引入又引入了新的问题，那就是负反馈电路会出现自激振荡现象，所以为了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿。

频率补偿的方法可以分为超前补偿和滞后补偿（密勒补偿），主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性，目前使用最多的就是锁相环。

15、什么是频率响应？怎么才算是稳定的频率响应，如何改变频率响应曲线？

频率响应定义

通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。实质上，频率响应就是指放大器的增益与频率的关系。

通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；二是放大器具有电抗元件和电抗因素。由于放大电路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真；如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。

改变频率响应曲线的方法

由于放大器件本身具有极间电容，以及放大电路中有时存在电抗性元件，所以，当输入不同频率信号时，电路的放大倍数将成为频率的函数，这个特性就是频率特性或者频率响应。分为幅频特性和相频特性。改变频响曲线就是改变其幅度和相位响应，可以通过外加RC、LC网络来改变其幅频特性和相频特性。

16、差分运放如何相位补偿，画出补偿后的波特图

由于运放开环增益很大，致使运放输出容易饱和，所以通常在电路中引入负反馈以减小其增益，扩宽频带。但是在低频或高频条件下，电路中的抗性原件不能被忽略，它们可能在某一频率处让原输入信号和反馈信号同相，只是净输入信号变大，使得负反馈变为正反馈，是电路产生自激振荡。这时我们需要进行频率补偿。集成电路中多用密勒补偿（滞后补偿），在输入级和输出级跨接一个适当的电容，该电容可以等效成两个电容，一个在输入回路，一个在输出回路。这两个电容可以搬移原来的主极点的位置，使电路能工作在远离发生自激震荡的区域。补偿后的波特图可以根据原波特图，再改变主极点位置画出来。

17、画出由运放构成加法、减法、微分、积分运算的电路原理图，并画出一个晶体管级的运放电路。

17.1 比例运算电路

17.1.1 反相比例运算电路

17.1.2 T形网络反相比例运算电路

17.1.3 同相比例放大电路

17.2 加减运算电路

17.2.1 反相求和运算电路

17.2.2 同相求和运算电路

17.2.3 加减运算电路

利用叠加定理分成反相求和运算电路和同相求和运算电路；

17.3 积分运算和微分运算

17.3.1 积分运算电路（低通电路）

Rf的作用：防止低频信号增益过大，在电容上并联一个电阻加以限制。

17.3.2 微分运算电路

17.4 晶体管级运算放大电路

输入级：差分放大电路。增大输入电阻，抑制温漂，提高对共模信号的抑制能力。

中间级：共射放大电路，提高电路放大能力。

输出级：互补或准互补放大电路，减少输出电阻，提高电路携带负载能力。

T12、T10构成镜像电流源；T11、R5和T10又构成微电流源；黄色区域构成了多路电流源：T11的集电极电流为输入级提供静态电流，T12的集电极电流为中间级和输出级提供静态电流；

观察图（b）电路，按输入信号（Ui1-Ui2）传递的顺序可以看出，所示为三级放大电路。

第一级是以 T1管和 T2管为放大管、双端输入、单端输出的差分放大电路，以减小整个电路的温漂，增大共模抑制比。

第二级是以 T3和 T4管组成的复合管为放大管 、以恒流源作有源负载的共射放大电路，可获得很高的电压放大倍数。

第三级是准互补电路，带负载能力强，且最大不失真输出电压幅值接近电源电压；R2、R3和 T5组成 UBE倍增电路，用来消除交越失真。

电路还采用 NPN 和 PNP 型混合使用的方法，以保证各级均有合适的静态工作点，且输入电压为零时输出电压为零。

17.5 用运算放大器组成一个10倍的放大器

18、画电流偏置的产生电路，并解释（集成运放中的电流源电路）

集成运放中的偏置电路用于设置集成运放各级放大电路的静态工作点，集成运放采用电流源电路为各级提供合适的集电极（或发射极、漏极）静态工作电流，从而确定了合适的静态工作点。

偏置电路定义

晶体管构成的放大器要做到不失真地将信号电压放大，就必须保证晶体管的发射结正偏、集电结反偏。即应该设置它的工作点。所谓工作点就是通过外部电路的设置使晶体管的基极、发射极和集电极处于所要求的电位（可根据计算获得）。这些外部电路就称为偏置电路。

偏置电路工作原理

　　稳定静态工作点原理：由于流过发射极偏置电阻（Re）的电流IR远大于基极的电流Ib（Ie》》Ib），因此，可以认为基极电位Vb只取决于分压电阻Re的阻值大小，与三极管参数无关，不受温度影响。静态工作点的稳定是由Vb和Re共同作用实现，稳定过程如下：设温度升高→Ic↑→Ie↑→VRe↑→Vbe↓→Ib↓→Ic↓其中：Ic↑→Ie↑是由并联电路电流方程 Ie = Ib+Ic得出，Ie↑→Vbe↓是由串联电路电压方程Vbe= Vb－Ie×Re得出，Ib↓→Ic↓是由晶体三极管电流放大原理 Ic =β×Ib （β表示三极管的放大倍数）得出。由上述分析不难得出，Re越大稳定性越好。但事物总是具有两面性，Re太大其功率损耗也大，同时Ve也会增加很多，使Vce减小导致三极管工作范围变窄，降低交流放大倍数。因此Re不宜取得太大。在小电流工作状态下，Re值为几百欧到几千欧；大电流工作时，Re为几欧到几十欧。

偏置电路的作用

　　偏置电路的作用是向各放大级提供合适的偏置电流，确定各级静态工作点。各个放大级对偏置电流的要求各不相同。对于输入级，通常要求提供一个比较小（一般为微安级）的偏置电流，而且应该非常稳定，以便提高集成运放的输入电阻，降低输入偏置电流、输入失调电流及其温漂等等。

　　在集成运放中，常用的偏置电路有以下几种：

镜像电流源

缺点：Vcc一定时，若想Ic1大，也会使得IR变大，这样R的功耗也大了，若想Ic1小，则要很大的R，这在集成电路中有很难做到。

比例电流源

改进：改变了IC1≈IR的关系

微电流源

19、电压比较器（开环或正反馈状态）

19.1 单限比较器（只有一个阈值电压）

19.1.1 过零比较器（阈值电压为0V）

集成运放工作在开环状态，输出电压为+U_OM或-U_OM；

当输入电压ui<0V时，Uo=+U_OM；当输入电压ui>0V时，Uo=-U_OM；

19.1.2 一般单限比较器（阈值电压跟参考电压有关）

19.2 滞回比较器（两个阈值电压：单方向一次跃变）

单限比较器的缺点：输入电压在阈值电压附近的任何微小变化都将引起输出电压的跃变。

滞回比较器具有滞回特性，即具有惯性，也就具有一定的抗干扰能力。

滞回比较器引入了正反馈。

19.3 窗口比较器（两个阈值电压：单方向两次跃变）

19.4 电压比较器小结

通过以上三种电压比较器的分析，可得出如下结论∶

（1）电压比较器电路的显著特征是集成运放多工作在非线性区，可据此识别电路;其输出电压只有高电平和低电平两种可能的情况。

（2）通常用电压传输特性来描述输出电压与输入电压的函数关系。

（3）电压传输特性的三个要素是输出电压的高、低电平，阈值电压和输出电压的跃变方向。输出电压的高、低电平决定于限幅电路;令up=un所求出的 ui就是阈值电压;ui等于阈值电压时输出电压的跃变方向决定于输入电压作用于同相输入端还是反相输入端。

20、正弦波振荡电路：振荡产生条件，振荡电路组成

20.1 产生正弦波振荡的条件

负反馈也能产生振荡，但是不可利用：在负反馈放大电路中，若f=f0时，产生附近相移±π，且|AF|>1，则电路产生自激振荡，但是振荡频率不能确定，会受到电阻和电容及各种等效电容的影响，因此不能作为信号源。

正弦波振荡电路利用正反馈以满足振荡条件，再外加选频网络使振荡频率人为可控。

由于电扰动（合闸通电的瞬间），电路产生一个幅值很小的输出量，其含有丰富的频率，若电路只对频率为f0的正弦波产生正反馈过程，即输出量Xo的增大使反馈量Xf增大，又使得净输入量X'i，故Xo进一步增大。

Xo不会无限制地增大，当 Xo增大到一定数值时，由于晶体管的非线性特性和电源电压的限制，使放大电路放大倍数的数值减小，最终 Xo的幅值将维持在一个确定值，电路达到动态平衡。

这时，输出量 Xo通过反馈网络产生反馈量 Xf作为放大电路的输入量 Xi'，而输入量 Xi'又通过放大电路维持着输出量 Xo，写成表达式为

也就是说，正弦波振荡的平衡条件为
得到幅值平衡条件和相位平衡条件：

为了使输出量在合闸后能够有一个从小到大直至平衡在一定幅值的过程，电路的起振条件为

电路把频率 f=f0 以外的输出量均逐渐衰减为零，因此输出量为f=f0的正弦波。

20.2 正弦波振荡电路的组成及分类

正弦波振荡电路必须由以下四个部分组成∶

（1）放大电路∶保证电路能够有从起振到幅值逐渐增大直至动态平衡的过程，使电路获得一定幅值的输出量，实现能量的控制。

（2）选频网络：确定电路的振荡频率，使电路产生单一频率的振荡，即保证电路产生正弦波振荡。

（3）正反馈网络∶引入正反馈，使放大电路的输入信号等于反馈信号。

（4）稳幅环节∶也就是非线性环节，作用是使输出信号幅值稳定。

在不少实用电路中，常将选频网络和正反馈网络"合二而一"；而且，对于分立元件放大电路，也不再另加稳幅环节，而依靠晶体管特性的非线性来达到稳幅作用。

正弦波振荡电路常用选频网络所用元件来命名，分为 RC 正弦波振荡电路、LC 正弦波振荡电路和石英晶体正弦波振荡电路三种类型。

RC 正弦波振荡电路的振荡频率较低，一般在 1 MHz以下;
LC 正弦波振荡电路的振荡频率多在1MHz 以上;
石英晶体正弦波振荡电路也可等效为 LC正弦波振荡电路，其特点是振荡频率非常稳定。

21、RC 正弦波振荡电路

21.1 RC 串并联选频网络

21.2 RC 桥式正弦波振荡电路（文氏桥振荡电路）

22、LC正弦波振荡器有哪几种三点式振荡电路，分别画出原理图

变压器反馈式振荡电路、电感反馈式振荡电路、电容反馈式振荡电路

23、晶体振荡器工作原理，求振荡频率和周期

二、数字电子电路

1、同步和异步

1.1 同步电路和异步电路

同步电路：其核心逻辑用触发器实现，电路的主要信号、输出信号都由某个时钟沿驱动产生。可以很好的避免毛刺，利于器件移植，有利于 STA、验证设计时序性能。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟CLK ，而所有的状态变化都是在时钟的上升沿 (或下降沿)完成的。
比如Ｄ触发器，当上升延到来时，寄存器把 D 端的电平传到 Q 输出端。

异步电路：其核心逻辑使用组合电路实现，电路的主要信号、输出信号不依赖于任何一个时钟信号。容易产生毛刺，不利于器件移植，不利于 STA、验证设计时序性能。

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO 或 RAM 的读写控制信号脉冲；
但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

1.2 同步逻辑和异步逻辑

同步逻辑是时钟之间有固定的因果关系。（输出由时钟控制）
异步逻辑是各时钟之间没有固定的因果关系。（输出不只受时钟控制）

1.3 同步复位和异步复位的区别

1.3.1 同步复位：

同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。

always@(posedge clk) begin
    if(!rst_n)
        y <= 0;
end

1.3.2 同步复位优缺点：

优点：

同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；
a、有利于仿真器的仿真
b、可以使所设计的系统成为100% 的同步时序电路，这便大大有利于时序分析，而且综合出来的 fmax 一般较高。
c、因为它只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺

缺点：

同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；

a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew, 组合逻辑路径延时，复位延时等因素。

b、由于大多数的逻辑器件的目标库的 DFF 都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

C. An active clock is essential for a synchronous reset design. Hence you can expect more power consumption.

1.3.3 异步复位

异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

always@(posedge clk, negedge rst_n) begin
    if(！rst_n)
        y <= 0;
end

1.3.4 异步复位优缺点

优点：

1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；
2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的 dff 都有异步复位端口，因此采用异步复位可以节省资源
b、设计相对简单。
c、异步复位信号识别方便
d、 Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design style is also one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities.

缺点：

1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。（解决方法：异步复位，同步释放）
异步复位，同步释放：为了避免亚稳态，让拉高的复位信号打两拍，达到与时钟clk边沿同步的目的

校招Verilog——异步复位同步释放 - 咸鱼FPGA - 博客园 (cnblogs.com)
2）、可能因为噪声或者毛刺造成虚假复位信号
3）、对于 DFT(DESING FOR TEST) 设计，如果复位信号不是直接来自于 I/O 引脚，在 DFT 扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。

2、建立时间和保持时间

2.1 setup time 和 hold time概念

建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

2.2 关于建立时间和保持时间的约束

Tsetup ≤ Tclk + Tskew - Tcq(max) - Tcomb(max)
Thold ≤ Tcq + Tcomb - Tskew

2.3 为什么触发器要满足建立时间和保持时间？

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
亚稳态解决方法：数字IC设计知识点及综合题详解（提前批、秋招必刷基础题）——（四）亚稳态、跨时钟域（CDC）处理方法及其编程仿真代码_Cheeky_man的博客-CSDN博客

2.4 练习题

触发器建立时间和保持时间的关系（含题目详解）_Cheeky_man的博客-CSDN博客

3、什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

这是一个异步电路同步化的问题。
亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。
使用两级触发器来使异步电路同步化的电路其实叫做：一位同步器，它只能用来对一位异步信号进行同步。
- 两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
- 同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。

4、系统最高速度计算（最快时钟频率）和流水线设计思想：

4.1 同步电路的速度

同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。

4.2 最快时钟频率

假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin=Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax=1/Tmin。

4.3 提高同步电路速度

FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。

4.4 流水线设计

可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。

5、速度优化和面积优化

5.1 速度优化，提高运行速度

一般来说，速度优化比资源优化更重要，需要优先考虑。
速度优化包括：FPGA的结构特性、HDL综合器性能、系统电路特性、PCB制版情况等，也包括Verilog的编程风格。
下面主要讨论电路结构方面的速度优化方法。

5.1.1 流水线设计

也是属于关键路径的优化，在关键路径的组合逻辑中插入寄存器；

5.1.2 寄存器配平（重定时）

寄存器配平是使较长路径缩短，较短路径加长，使其达到平衡从而提高工作频率的一种技术。
若设计中，若两个组合逻辑块的延时差别过大，若T1>T2，则总体的工作频率 fmax取决于T1, 即最大的延时模块。对不合理设计进行改进，即将原本设计中的组合逻辑1的部分逻辑转移到组合逻辑2中，使t1≈t2，且T1+T2=t1+t2， T1>t1则总体的工作频率 fmax提高。

5.1.3 关键路径优化（减少关键路径上的组合逻辑延时）

关键路径：指设计中从输入到输出经过的延时最长的逻辑路径。
优化关键路径是提高设计工作速度的有效方法。
EDA工具中的综合器及设计分析器都提供关键路径的信息以便设计者改进设计。Quartus中的静态时序分析工具可以帮助找到延时最长的关键路径。

5.1.4 消除代码优先级（if_else嵌套、case）

5.1.5 并行化（加法树、乘法树，消除符号运算的优先级——牺牲了资源）

若要实现A+B+C+D。首先实现AB=A+B，CD=C+D，将AB/CD锁存一个时钟周期再相加。树形结构法和面积优化提到的串行化是相反的。

5.1.6乒乓操作法

乒乓操作法是FPGA开发中的一种数据缓冲优化设计技术，可视作另一种形式的流水线技术。
乒乓操作本质是使用2倍的硬件资源，通过将数据产生时间和数据使用时间重叠，解决一个数据生产效率低于数据使用效率的问题。是一种拿面积换性能的方法。通过“输入数据流选择单元”和“输出数据流选择单元”按节拍、相互配合的切换，将经过缓冲的数据流“无缝”地送到“数据流运算处理模块。

5.2 资源（面积）优化

无论是在ASIC还是FPGA中，硬件设计资源即面积(Area)是一个重要的技术指标。

资源（面积）优化意义：

1.可使用规模更小的可编程器件，降低系统成本，提高性价比。
2.当耗用资源过多时会严重影响时序性能。
3.为后续技术升级留下更多的可编程资源。
4.资源耗用太多会使器件功耗显著上升。

面积优化，提高资源利用率以降低功耗要求：

5.2.1串行化（会降低速度）

将原来耗用资源巨大、单时钟周期内完成的并行执行的逻辑块分割开，提取出相同的逻辑模块（一般为组合逻辑块），在时间上利用该逻辑模块，用多个时钟周期完成相同的功能，其代价是工作速度被大为降低。

5.2.2 资源共享

5.2.3 逻辑优化

原文链接：数字IC常考题（单选、多选、编程）_Cheeky_man的博客-CSDN博客：二、多选题-第一题

6、异步信号如何同步化？

单bit信号：

快域到慢域：多级触发器寄存（又叫：打两拍、电平同步器）、脉冲同步器
慢域到快域：脉冲同步器（慢域采快域的脉冲信号）

多bit信号：

握手信号
异步FIFO（使用双端口RAM）

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7、存储单元、寄存器和存储器

7.1 存储单元、寄存器和存储器的关系

通常将只能存储一位数据的电路叫做存储单元，将用于存储一组数据的存储电路叫做寄存器（Register），将用于存储大量数据的存储电路叫做存储器（Memory）。
寄存器和半导体存储器中都包含了许多存储单元。

7.2 静态存储单元和动态存储单元

半导体存储电路中使用的存储单元可以分为静态存储单元和动态存储单元两大类。
静态存储单元由门电路连接而成，其中包括各种电路结构形式的锁存器和触发器。只要不切断供电电源，静态存储单元的状态会一直保持下去。
动态存储单元则是利用电容的电荷存储效应来存储数据的。由于电容的充放电需要一定的时间，因而它的工作速度低于静态存储单元。而且，电容上存储的电荷会随着时间的推移而逐渐泄漏，必须定期进行"刷新"（即将原来的数据重新写入），才能保证数据不会丢失。虽然如此，由于动态存储单元的电路结构十分简单，所以仍然被广泛用于大容量的存储器当中。
寄存器由一组触发器组成，每个触发器的输入和输出都有引出端，可以直接和周围电路连接，快速地进行数据交换。由 n 个触发器组成的寄存器可以存储一组 n 位的二值数据。

7.3 名词解释：RAM、ROM、SRAM、DRAM、SSRAM、SDRAM、PROM、EPROM、E2PROM、Flash

存储器的种类虽然很多，但它们的基本结构形式都是由存储矩阵和读/写控制电路两部分组成的。

首先，根据工作方式的不同，可以将存储器分为随机存储器（Random Access Memory，简称 RAM）和只读存储器（Read-Only Memory，简称 ROM）两大类。

随机存储器RAM的工作特点是可以随时从其中快速地读出或写入数据。
- 随机存储器按照存储单元的不同又分成静态随机存储器（Static Random Access Memory，简称 SRAM）和动态随机存储器（Dynamic Random Access Memory，简称 DRAM），SRAM中采用的是静态存储单元（不需要刷新电路即能保存它内部存储的数据），而DRAM中采用的则是动态存储单元（每隔一段时间，需要刷新充电一次，否则内部数据会消失）。
- 按照写入方式的不同，又可分为SSRAM（Synchronous SRAM）同步静态随机存储器、SDRAM（Synchronous DRAM）同步动态随机存储器
  - 同步是指Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；随机是指数据不是线性依次存储，而是由指定地址进行数据读写。
只读存储器的工作方式与随机存储器不同，在正常的读/写工作状态下，只能从其中读出所存储的数据。因此，只读存储器一般都用来存储一些固定的数据。
- 只读存储器中又有"掩模 ROM"（Mask Read-Only Memory）、"可编程 ROM"（Programmable Read-Only Memory，简称 PROM）和"可擦除的可编程 ROM"（Erasable Programmable Read-Only Memory，简称 EPROM）几种不同类型。
  - 掩模 ROM 中的数据在制作芯片时已经确定，无法更改。
  - 而 PROM 中的数据可以由用户根据自己的需要写入，但一经写入以后就不能再修改了。
  - EPROM中的数据则不但可以由用户自己写入，而且还能擦除重写，所以具有更大的使用灵活性。
    - 早期的 EPROM 曾经采用紫外线照射的方法进行擦除，但不仅擦除操作非常费时，而且器件的成本也比较高，所以现在已经完全被使用电信号擦除的 EPROM（Electrically Erasable Programmable Read-Only Memory，简称E2PROM）所取代。
    - 目前在 U 盘和各种便携式移动设备中广泛使用的"闪存"（Flash Memory）就是一种 E²PROM。虽然 EPROM 中的数据可以擦除改写，但由于擦除改写的速度相对读出的速度慢得多，所以通常仍然将它用作只读存储器。

8、锁存器（latch）和触发器（flip-flop）

8.1 锁存器：电平触发

用逻辑门画出D触发器

Q在时钟高电平（或低电平）期间，输出D的值，否则输出保持不变8.2、触发器：时钟边沿触发

8.2 边沿触发的D触发器：由两个D锁存器构成

Q在时钟上升沿（或下降沿）来的瞬间，读取D的值并输出，其他时刻输出保持不变。

8.3 DFF的verilog实现

module dff(clk,d,qout); 
    input clk,d; 
    output qout; 
    reg qout; 
    always@(posedge clk)  begin 
        if(!reset) 
            qout<=0; 
        else 
            qout<=d; 
    end 
endmodule

9、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

将两个门电路的输出端并联以实现与逻辑的功能称为线与。

在硬件上，可以采用CMOS门电路：OD门（Open - Drain Output，漏记开路输出门电路）；或TTL门电路：OC门（Open Collector，集电极开路输出门电路）来实现，同时在输出端口加一个上拉电阻，由于不用OC门（OD门）可能使灌电流过大，而烧坏逻辑门。

10、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）

10.1 竞争-冒险现象及其成因

首先让我们看两个最简单的例子。

在图（a）所示的与门电路中，稳态下无论 A=1、B= 0还是 A=0、B=1，输出皆为 Y=0。
但是在输入信号A从1跳变为0时，如果 B 从0跳变为1，而且 B首先上升到V_IL(max)以上，这样在极短的时间△t内将出现 A、B同时高于 V_IL(max)的状态，于是便在门电路的输出端产生了极窄的 Y=1的尖峰脉冲，或称为电压毛刺，如图中所示（在画波形时考虑了门电路的传输延迟时间）。显然，这个尖峰脉冲不符合门电路稳态下的逻辑功能，因而它是系统内部的一种噪声。

同样，在图（b）所示的或门电路中，稳态下无论 A=0、B=1还是 A=1、B=0，输出都应该是 Y=1。
但如果 A 从 1变成 0的时刻和 B 从 0 变成 1 的时刻略有差异，而且在 A 下降到 V_IH(min)时 B 尚未上升到 V_IH(min)，则在暂短的 △t 时间内将出现 A、B 同时低于 V_IH(min)的状态，使输出端产生极窄的 Y=0 的尖峰脉冲。这个尖峰脉冲同样也是违背稳态下逻辑关系的噪声。

我们将门电路两个输入信号同时向相反的逻辑电平跳变（一个从 1变为 0，另一个从0变为 1）的现象称为竞争。
应当指出，有竞争现象时不一定都会产生尖峰脉冲。

例如，在图（a）所示的与门电路中，如果在 B上升到V_IL(max)之前 A已经降到了V_IL(max)以下（如图中虚线所示），这时输出端不会产生尖峰脉冲。同理，在图（b）所示的或门电路中，若 A 下降到V_IH(min)以前 B已经上升到 V_IH(min)以上（如图中虚线所示），输出端也不会有尖峰脉冲产生。

如果上图所示的与门和或门是复杂数字系统中的两个门电路，而且 A、B 又是经过不同的传输途径到达的，那么在设计时往往难于准确知道 A、B 到达次序的先后，以及它们在上升时间和下降时间上的细微差异。因此，我们只能说只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲。
由于竞争而在电路输出端可能产生尖峰脉冲的现象就称为竞争-冒险。

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

10.2 检测竞争-冒险现象的方法

在输入变量每次只有一个改变状态的简单情况下，可以通过逻辑函数式判断组合逻辑电路中是否有竞争-冒险现象存在。

如果输出端门电路的两个输入信号 A 和 A'是输入变量 A 经过两个不同的传输途径而来的（如图所示），那么当输入变量 A 的状态发生突变时输出端便有可能产生尖峰脉冲。因此，只要输出端的逻辑函数在一定条件下能简化成

Y=A+A′ 或 Y=AA'

则可判定存在竞争-冒险现象。

比如，若电路输出的逻辑函数式可写为：

Y = AB + A'C，当B=C=1时，Y = A+A'，存在竞争-冒险现象；
Y=(A+B)(B'+C)，在A=C=0的条件下，Y=BB'，也存在竞争-冒险现象；

这种方法虽然简单，但局限性太大，因为多数情况下输入变量都有两个以上同时改变状态的可能性。如果输入变量的数目又很多，就更难于从逻辑函数式上简单地找出所有产生竞争-冒险现象的情况了。

将计算机辅助分析的手段用于分析数字电路以后，为我们从原理上检查复杂数字电路的竞争-冒险现象提供了有效的手段。通过在计算机上运行数字电路的模拟程序，能够迅速查出电路是否会存在竞争-冒险现象。目前已有这类成熟的程序可供选用。

另一种方法是用实验来检查电路的输出端是否有因为竞争-冒险现象而产生的尖峰脉冲。这时加到输入端的信号波形应该包含输入变量的所有可能发生的状态变化。

即使是用计算机辅助分析手段检查过的电路，往往也还需要经过实验的方法检验，方能最后确定电路是否存在竞争-冒险现象。因为在用计算机软件模拟数字电路时，只能采用标准化的典型参数，有时还要做一些近似，所以得到的模拟结果有时和实际电路的工作状态会有出入。因此可以认为，只有实验检查的结果才是最终的结论。

10.3 消除竞争-冒险现象的方法

10.3.1 接入滤波电容

由于竞争-冒险而产生的尖峰脉冲一般都很窄（多在几十纳秒以内），所以只要在输出端并接一个很小的滤波电容 Cf（如图 4.9.5（a）所示），就足以把尖峰脉冲的幅度削弱至门电路的阈值电压以下。

这种方法的优点是简单易行，而缺点是增加了输出电压波形的上升时间和下降时间，使波形变坏.

10.3.2 引入选通脉冲

第二种常用的方法是在电路中引入一个选通脉冲 p，如图 4.9.5（a）所示。因为 p的高电平出现在电路到达稳定状态以后，所以 G0~G3每个门的输出端都不会出现尖峰脉冲。

但需注意，这时G0~G3正常的输出信号也将变成脉冲信号，而且它们的宽度与选通脉冲相同。例如，当输入信号 AB 变成 11以后，Y3并不马上变成高电平，而要等到p端的正脉冲出现时才给出一个正脉冲。

10.3.3 修改逻辑设计-增加冗余项

以Y=AB + A'C为例，当B=C=1时，Y = A+A'，A改变状态时存在竞争-冒险现象。

根据逻辑代数的常用公式可知：Y=AB + A'C==AB + A'C + BC

当增加了BC项之后，在B=C=1时无论A如何改变，输出始终保持Y=1。因此，A的状态变化不再会引起竞争-冒险现象。

11、FPGA和ASIC的概念以及区别

（在当今的电子设备中集成电路的应用已经越来越广泛，几乎涉及到每一种电子设备中。

集成电路按其实现技术可以分为2大类：可编程逻辑器件（包括CPLD和FPGA等）和专用集成电路（ASIC）。下面我们分别从这2类集成电路的特点和如何使用这2类集成电路来实现我们的设计需求来进行比较，以为我们以后的系统设计提供借鉴。

11.1 FPGA和ASIC的区别

首先我们以FPGA为代表比较可编程逻辑器件和ASIC，它们最大的区别就是FPGA在不知道使用者的具体需求之前就已经按一定的配置制造好了所有的电路，使用者再根据自己的设计需要选用其中的电路来使用，而ASIC是根据使用者的设计需求来制造其中的电路。

由于以上原因使得这2类集成电路具有如下特点：

ASIC由厂家定制，有比较低的单片生产成本，但却有很高的设计成本以及缓慢的上市时间；
FPGA则具有高度的灵活性，低廉的设计成本以及适中的器件成本和快速的面世时间。

下面我们分别简单介绍使用ASIC和FPGA实现某一设计的的步骤：

11.2 设计ASIC流程

要设计并生产一颗ASIC其流程大致如下：

首先是系统设计，这其中包括设计好系统的对外接口，系统内部大的模块划分，内部模块之间的接口确定，系统时钟的确定等等。
然后进行进一步的详细设计，这一步包括各个大模块内部的再次模块划分，内部小模块之间的接口确定等。
再下一步是进行RTL级编码，即使用硬件描述语言进行实际的电路的设计，类似于软件业的代码编写。
RTL级编码完成后进行RTL级仿真，
如果功能正确那么下一步利用综合工具生成网表和SDF文件然后进行前仿真，
如果前仿真没有问题即可进行布局布线，布局布线完成后再次提取网表和SDF文件，
利用布局布线后的网表和SDF文件进行后仿真，
如果后仿真也没有问题即可进行样片的生产。
样片生产完成后，将样片焊在调试电路板上与系统其它硬件和软件一起调试验证。如果没有问题一片ASIC即告成功。

11.3 FPGA设计流程

FPGA的设计过程和ASIC的设计过程在系统设计、详细设计和RTL级编码RTL级仿真阶段基本一样，但是经过综合生成网表后只需进行一次仿真即可，而且如果这次仿真通过即可使用烧录软件将设计输入FPGA母片中在调试电路板上进行系统级验证。

11.4 设计过程的区别

根据上面的介绍我们可以看出同一个设计使用FPGA实现比用ASIC实现可以节省一次后仿真和样片的生产2个步骤，根据不同的设计和工艺厂家这2个步骤通常需要6周或更长时间，如果需要量产那么如果使用ASIC那么第一批量产芯片还需要5周或更长时间。

但如果样片出错就至少还需要6周或更长时间，所以从产品的时间成本上来看FPGA具有比较大的优势，它大量用于生产至少可以比ASIC快3个月的时间。这一点对于新产品迅速占领市场是至关重要的。而且，如果产品需要升级或做一些比较小的调整，用FPGA实现是很方便的，只要将改动后的代码重新烧录进FPGA即可（一般设备可以保留下载口，这样甚至可以作到设备在现场的远程在线下载），但如果是ASIC产品则需要重新进行综合、前后仿真、样片生产测试和量产，这样的时间成本远大于FPGA产品，对于产品上未成熟时期或市场急需的产品这样的时间成本，和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未大量现场应用时一般都会存在缺陷，如果采用ASIC设计的设备一旦出现由于ASIC的问题引发的故障，则“用户很生气、后果很严重”，因为此时设备修改起来相当麻烦，您需要从新布板、从新设计、从新验证、甚至要从新化几个月的时间等待芯片厂家为您提供与现有ASIC管脚和功能以至协议完全不一样的芯片！

这还不是最严重的，更要命的是可能您将好不容易攻下的市场永远的失去了他还向您索赔！呜呼哀哉！而且因为ASIC的样片制造有一次性不返还的NRE费用，根据使用的不同工艺和设计规模大小，从几万到数十万甚至上百万美金不等，造成ASIC前期价格非常高，而一旦此颗芯片从技术到市场任何一个环节出现问题，那么我们不仅不能享受到SAIC价格优势带来的好处，我们还可能为其NRE费用买单，造成使用ASIC实现的成本远高于使用FPGA实现的经济成本。

当然ASIC还是尤其绝对优势的一面，比如当事实证明其ASIC相当成熟，则其最终单片成本普遍较FPGA产品低一些，而且它的一些应用也是FPGA可能永远无法实现的，比如用来实现大规模的CPU、DSP和支持多层协议的交换芯片等。还有就是为追求小面积而要求非常高的集成度，如手机芯片等。

同时我们通过以上描述容易知道ASIC的一些固有劣势恰好是FPGA产品的优势所在，比如FPGA从开发到量产的时间短、可以在不改变设备硬件的情况下在线升级、可以为大企业实现个性化设计、价格适中等，但它也有其固有的缺点，如您不可能期望到系统级的FPGA产品售20RMB/片，也不能相信有厂家为您用FPGA定制您想要的CPU这类的玩笑。

11.5 两者相互融合

从上面的比较可以看出来FPGA和ASIC各有各的优势在实际应用中应根据设计和产品的定位来选用。但通过和大量应用工程师的交流，笔者了解到他们对FPGA产品有一些认识误区，笔者也在这里讨论一下。

首先有些工程师认为FPGA产品在稳定性上不如ASIC，其实，在实际运行中同样工艺生产的FPGA和ASIC的物理特征和稳定性是没有什么区别的。用FPGA开发的产品对稳定性和运行环境的要求一点也不低，比如许多探测仪器、卫星、甚至前不久美国开发的深海海啸探测器中都大量的使用了FPGA产品。这些系统对稳定性和运行环境的要求不可谓不高，说明FPGA产品的稳定性是可靠性是可以信赖的。

其次认为ASIC运行的速度要不FPGA更高，其实这个概念没错，但这只对频率非常高的设计而言，如CPU，在通常应用情况下而者没有区别，笔者就亲眼见过原来上海沪科公司的单板式底成本2。5G SDH设备板子，上面核心器件几乎全部是FPGA设计，指标非常完美以至UT斯达康要花大价钱收购它，但后来因为对老大哥华为的威胁太大而被灭了。

另外由于工艺技术的发展，现在FPGA和ASIC有相互融合取长补短的趋势，混和芯片是新的发展趋势。FPGA中内嵌丰富的通用电路，如CPU、RAM、PCI接口电路等等这样在提高了FPGA集成度的同时进一步加快了设计进度，同时减少了系统厂家的外围成本。

总之FPGA和ASIC产品的使用要根据产品的定位和设计需要来选用

ASIC产品适用于设计规模特别大，如CPU、DSP或多层交换芯片等，或者是应用于技术非常成熟且利润率非常低的产品，如家用电器和其它消费类电器，亦或是大量应用的通用器件如RAM、PHY等。
而FPGA产品适用于设计规模适中，产品要求快速占领市场，或产品需要灵活变动的特性设计等方面的产品，如PDH、2.5G以下SDH设备和大部分的接口转换芯片等。当然具体使用那种产品来设计还要设计者充分考虑自己的产品定位来决定。

答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

12、什么叫做OTP片、掩膜片，两者的区别何在？

OTP means one time program，一次性编程

MTP means multi time program，多次性编程

OTP（One Time Program）是MCU的一种存储器类型

MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。

MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；

FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；

OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。

13、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）

常用的电平标准，低速的有 RS232、RS485 、RS422、 TTL、CMOS 、LVTTL、 LVCMOS、ECL 、ECL、 LVPECL 等，高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的，有在5V的。

CMOS输出接到TTL是可以直接互连。

TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

参见：详解TTL和CMOS电平(转)_neha的博客-CSDN博客_cmos电平

**13.1 TTL电路**

TTL集成电路的主要型式为晶体管-晶体管逻辑门(transistor-transistor logic gate)，TTL大部分都采用5V电源。

　　1.输出高电平Uoh和输出低电平Uol

　　Uoh≥2.4V，Uol≤0.4V

　　2.输入高电平和输入低电平

　　Uih≥2.0V，Uil≤0.8V

13.2 CMOS电路

　　CMOS电路是电压控制器件，输入电阻极大，对于干扰信号十分敏感，因此不用的输入端不应开路，接到地或者电源上。CMOS电路的优点是噪声容限较宽，静态功耗很小。

　　1.输出高电平Uoh和输出低电平Uol

　　Uoh≈VCC，Uol≈GND

　　2.输入高电平Uoh和输入低电平Uol

　　Uih≥0.7VCC，Uil≤0.2VCC(VCC为电源电压，GND为地)

从上面可以看出：

在同样5V电源电压情况下，COMS电路可以直接驱动TTL，因为CMOS的输出高电平大于2.0V，输出低电平小于0.8V；
而TTL电路则不能直接驱动CMOS电路：
- TTL的输出高电平为大于2.4V，如果落在2.4V～3.5V之间，则CMOS电路就不能检测到高电平；
- 低电平小于0.4V满足要求；
- 所以在TTL电路驱动COMS电路时需要加上拉电阻。
- 如果出现不同电压电源的情况，也可以通过上面的方法进行判断。

　　如果电路中出现3.3V的COMS电路去驱动5V CMOS电路的情况，如3.3V单片机去驱动74HC，这种情况有以下几种方法解决，最简单的就是直接将74HC换成74HCT的芯片，因为3.3V CMOS可以直接驱动5V的TTL电路;或者加电压转换芯片;还有就是把单片机的I/O口设为开漏，然后加上拉电阻到5V，这种情况下得根据实际情况调整电阻的大小，以保证信号的上升沿时间。

OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。

13.3 TTL和COMS电路比较

TTL电路是电流控制器件，而CMOS电路是电压控制器件。
TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns)，但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。

13.4 COMS电路的锁定效应（了解）

COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。

防御措施：

1)在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
2)芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
3)在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。
4)当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS路得电源，再开启输入信号和负载的电源;关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。

14、MOORE 与 MEELEY状态机的特征。（南山之桥）

答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。

摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。

Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

Delay < period - setup – hold

16、时钟周期为T，触发器 D1 的寄存器到输出时间最大为 T1max,最小为 T1min.组合逻辑电路最大延迟为 T2max, 最小为 T2min. 问,触发器 D2 的建立时间 T3 和保持时间应满足什么条件（华为）

分析：Tsetup < T - Tcq - Tcomb + Tskew；Thold < Tcq + Tcomb - Tskew

答：Tsetup < T - T1max - T2max；Thold < T1min + T2min

17、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

17.1 动态时序模拟

动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。
随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50%，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。
动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。
但是它也存在着比较明显的缺点：
- 首先是分析的速度比较慢；
- 其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未必是对所有相关的路径都敏感的；
- 无法暴露一些路径上可能存在的时序问题。

17.2 静态时序模拟

静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。
它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。
静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。
缺点：
- 无法识别伪路径
- 不适合异步电路
- 不能验证功能

18、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

卡诺图化简：一般是四输入，记住00,01,11,10顺序

答：F=A'B'D+BC'+AC

19、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

20、用二极管、三级管、场效应管搭出基本门电路

20.1 二极管与门

最简单的与门可以用二极管和电阻组成，如下图所示：A,B为两个输入变量，Y为输出变量

工作原理：

设Vcc= 5 V，A、B 输入端的高、低电平分别为 V_IH=3 V，V_IL=0 V，二极管 D1、D2的正向导通压降 V_DF=0.7 V。
由图可见，A、B当中只要有一个是低电平0 V，则必有一个二极管导通，使Y为 0.7 V。
只有 A、B同时为高电平 3 V时，Y才为 3.7 V。

如上表所示，规定 3V 以上为高电平，用逻辑1表示；0.7V 以下为低电平，用逻辑0表示。

这种与门电路虽然很简单，但是存在着严重的缺点。

首先，输出的高、低电平数值和输入的高、低电平数值不相等，相差一个二极管的导通压降。如果把这个门的输出作为下一级门的输入信号，将发生信号高、低电平的偏移。
其次，当输出端对地接上负载电阻时，负载电阻的改变有时会影响输出的高电平。
因此，这种二极管与门电路仅用作集成电路内部的逻辑单元，而不用在集成电路的输出端直接去驱动负载电路。

20.2 二极管或门

最简单的或门也可以用二极管和电阻组成，如下图所示：A,B为两个输入变量，Y为输出变量

工作原理：

若输入的高、低电平分别为V_IH=3 V、V_IL=0 V，二极管D1、D2的导通压降为0.7V，
则只要 A、B当中有一个是高电平，输出就是 2.3 V。
只有当A、B同时为低电平时，输出才是0V。
因此，可以列出下表的电平关系表。

如果规定高于2.3 V为高电平，用逻辑1 表示;而低于 0 V为低电平，用逻辑 0表示，则可将表 3.2.3 改写为表 3.2.4 所示的真值表。显然，Y和 A、B 之间是或逻辑关系。

它同样存在输出电平偏移的问题！

20.3 CMOS 反相器

CMOS 反相器的基本电路结构形式为下图所示的有源负载反相器，其中T1是 P沟道增强型 MOS 管，T2是 N 沟道增强型 MOS 管。

无论v_I是高电平还是低电平，T1和T2总是工作在一个导通而另一个截止的状态，即所谓互补状态，所以把这种电路结构形式称为互补对称式金属-氧化物-半导体电路（Complementary- Symmetry Metal-Oxide-Semiconductor Circuit，简称 CMOS 电路）。
由于静态下无论v_I是高电平还是低电平，T1和 T2总有一个是截止的，而且截止内阻又极高，流过T1和T2的静态电流极小，因而 CMOS 反相器的静态功耗极小。这是 CMOS 电路最突出的一大优点。

20.4 CMOS 与非门

上图是 CMOS 与非门的基本结构形式，它由两个并联的 P 沟道增强型 MOS管 T1、T3和两个串联的 N 沟道增强型 MOS管 T2、T4组成。

当 A=1、B=0时，T3导通、T4截止，故 Y=1。而当 A=0、B=1时，T，导通、T，截止，也使 Y= 1。
只有在 A=B=1时，T1和T3同时截止、T2和T4同时导通，才有Y=0。
因此，Y和 A、B 间是与非关系，即Y=（A·B）'。

20.5 CMOS 或非门

上图是 CMOS 或非门的基本结构形式，它由两个并联的 N沟道增强型 MOS 管 T2、T4和两个串联的 P 沟道增强型 MOS 管 T1、T3组成。

在这个电路中，只要 A、B 当中有一个是高电平，输出就是低电平。
只有当 A、B 同时为低电平时，才使T2和T4同时截止、T1和 T3同时导通，输出为高电平。
因此，Y和 A、B 间是或非关系即 Y=（A+B）'。

利用与非门、或非门和反相器又可组成与门、或门、与或非门、异或门等。

CMOS：与门 = 与非门 + 反相器；或门 = 或非门 + 反相器；与或非门 = 与门 + 或非门；

20.6 CMOS 传输门

利用P沟道 MOS 管和 N沟道 MOS 管的互补性可以接成如图所示的 CMOS 传输门。

CMOS 传输门如同 CMOS 反相器一样，也是构成各种逻辑电路的一种基本单元电路

图中的T1是 N沟道增强型 MOS 管，T2是P沟道增强型 MOS 管。因为T1和T2的源极和漏极在结构上是完全对称的，所以栅极的引出端画在栅极的中间。
T1和 T2的源极和漏极分别相连作为传输门的输入端和输出端。C 和 C'是一对互补的控制信号。

20.7 用反相器和传输门构成的异或门电路

上图就是用反相器和传输门构成异或门的一个实例。

由图可知当A=1、B=0时，TG1截止而 TG2导通，Y=B'=1;
当 A=0、B=1时，TG1导通而 TG2截止，Y=B=1;
当 A=B=0时，TG1导通而 TG2截止，Y=B=0;
当 A=B=1时，TG1截止而 TG2导通，Y=B'=0。

因此，Y与 A、B 之间是异或逻辑关系，即 Y=A $\tiny \bigoplus$ B。

21、TTL门电路

一、TTL集成门电路的结构

1.总体结构

所谓TTL就是transistor transistor logic，就是说是由晶体管和晶体管之间构成电路。

2. TTL集成门电路典型输入级形式

1）二极管与门输入

2）二极管或门输入

3）单发射级输入

跟随输入的同相关系

钳位二极管VD：左下角并有二极管，既抑制输入端可能出现的负极性干扰脉冲，又可以防止输入电压为负时，VT的发射极电流过大，起保护作用。

电路中经常有干扰信号，当A端出现了一个比较大的负极性脉冲的干扰信号，假设有-20V，那么压降Vcc-(-20V)就有25V了，晶体管的发射结会烧坏。然鹅并联二极管之后，由于二极管电阻很小会迅速导通，将A点电压钳位在-0.7V.

4）多发射级输入

3. TTL集成门电路典型中间级形式

1）单变量分相器

三极管基极输入，发射极和集电极作为输出。

A=0.3V，三极管截止，F1=Vcc=12V，F2=0V.

A=3.0V，三极管导通，F2=3.0-0.7=2.3V；F1-F2范围是0.1~0.3V，F1是2.4~2.6V.

F1称为反相输出端，F2称为同相输出端。

2）两个变量相或的分相器

两个三极管的基极分别作为输入，发射极相连，集电极相连作为两个输出

3）多个变量相或的分相器

4. TTL集成门电路典型输出级形式

1）图腾柱输出电路

A’为高电平，A为低电平，VT1导通，VT2截止，Vo=A'-0.7-0.7为高电平；

A 为高电平，A'为低电平，VT2导通，饱和导通，VT1截止，Vo是ce间压降，约为0.1~0.3V，为低电平；

所以结论就是 —— 输出和A'（前提：A’是上面的变量）一致。

VD这个二极管作用，使得VT1至少要1.4V才能导通，保证了只有一管导通的可靠性，在下面TTL非门（反相器）那里还有说明。

2）图腾柱和复合管输出电路

3）集电极开路（OC）门输出电路

4）三态（TS）门输出电路

二、几种典型的TTL集成复合门电路

1. TTL非门（反相器）

分析：由上面单个的分析（翻到上面回忆一下.......），输入级是跟随的，A是低电平，集电极输出低电平A；A是高电平，集电极输出高电平A。中间级是单变量分相器，下面发射极是同向得到A，上面集电极是反相得到A’。输出级是和上面的变量，也就是和A’保持一致。

D2的作用：当A为高电平，T2、T5会饱和导通，V(C2)是0.7+（0.1~0.3）=0.8~1.0V，而T5的集电极在0.1~0.3V，如果没有D2就可能导致T4导通，加了D2就等于多了0.7压降才能使T4导通，可靠性增加。

继续分析：

Vcc=5V，A=0.2V时，T1导通，T1基极=0.9V，大约有4V的电压加在R1上，电流为1mA，大于基极临界饱和电流，T1是饱和导通。T1的饱和导通会使ce间压降特别小，T1的集电极电压会被钳位在0.3~0.5V之间，而T2至少要1.4V才能导通，所以T2和T5都是截止的。T2截止使得V(C2)在Vcc附近，R2上通过的电流很小，Vcc经过1.4V压降到Vo大概在3.6V。

电压传输特性：

BC段是R2的压降影响的。

噪声容限：在保证输出高、低电平基本不变（或者说变化的大小不超过允许限度）的条件下，允许输入电平有一定的波动范围。

74系列门电路输入高电平和低电平时的噪声容限分别为：

V(NH)=VOH(min)-VIH(min)=0.4V;

V(NL)= VIL(max)-VOL(max)=0.4V;

ps:CMOS反相器的噪声容限可以达到电源电压的45%.

2. TTL集成与非门

多发射极输入——单变量分相器——图腾柱输出

悬空：
A悬空，相当于接了一个无穷大的电阻接地，A、B输入只有B输入有效，AB=（1与B）=B .

TTL某个引脚悬空，相当于是接了高电平。

输入端接电阻接地：
要关注电阻的阻值大小，Ron开门电阻比较大，相当于接高电平；Roff关门电阻比较小（小于1KΩ），相当于接低电平。

3. TTL集成或非门

两个单发射极输入——两变量相或的分相器——图腾柱输出

4. TTL集成与或非门

两个独立的双变量输入——两变量相或的分相器——图腾柱输出

5. TTL集成异或门

三、集电极开路（OC）门

1. 集电极开路（OC）与非门

1）功能
输入A、B，输出（A+B）’；
2）分析
A、B中有一个是高电平，T2、T5导通，输出低电平；

A、B都是低电平，T2、T5截止，输出高电平。

3）电路工作时需要外加Vcc和限流电阻RL.
当T5导通的时候，不会使电流过大；当T5截止的时候，等效为一个大电阻，电压大部分降在T5上，Y输出为低电平。

注：右边那个菱形下面加一横，代表OC门

2. OC门输出并联使用

T5的尺寸比较大，可以承受大电流、大电压。

3. 小结OC门的特点

1）工作时需外接负载电阻(RL)和电源(Vcc)

2）可根据要求选择电源，灵活得到下级电路所需电压

3）可将OC门输出端直接并联，进行“线与”

4）有些OC门的输出管设计尺寸比较大，足以承受较大的电流和较高的电压，可直接驱动小型继电器

四、三态（TS）输出门

1. 高电平使能的三态门

分析：

输入级是三变量的多发射级输入，结果是AB(EN)，EN是高电平的时候，A、B有效，就是一般的与非门，也就是所谓的高电平使能。

当EN=0，T2、T5是截止的，T4的基极也被钳位在0.7V左右，由于T4下面还有一个二极管，至少要1.4V才能导通，所以T4也是截止的，这时的等效电阻很大，电路呈现高阻态。

2. 低电平使能的三态门

正常工作时，EN 是低电平。

3. 三态门的应用

1）三态输出门接成总线结构

通过控制EN，使数据分时传输，挂载在一条总线上

2）三态输出门实现数据的双向传输

G1高电平使能，G2高电平使能

4. 小结三态门的特点

1）三态：低电平、高电平、高阻态

2）可实现在同一根导线上分时传送若干门电路的输出信号（即接成总线结构）

3）可做成单输入、单输出的总线驱动器

4）还可以实现数据的双向传输等

结束
1. TTL电路一般由输入级、中间级和输出级三级电路组成，其输入级和输出级都采用累了晶体三极管，所以称为晶体管-晶体管逻辑电路。TTL典型电路包括反相器、与非门、或非门、三态（TS）输出门、集电极开路（OC）门等。

2. 研究TTL电路主要是研究其外部特性（即输入与输出之间的逻辑关系）和外部电气特性（包括电压传输特性、输入特性、输出特性、动态特性等）两方面。

3. TTL逻辑电路基本系列为SN54/74系列，为满足提高工作速度和降低功耗的需要，随后相继出现了74H、74J、74S（肖特基）、74LS（低功耗肖特基）、74AS、74ALS、74F等改进系列。目前，TTL电路正朝着高速、低功耗、Bi-MOS工艺方向发展。

PS. CMOS的功耗低，但是不能像TTL那样输出端有有一个较大的电路。
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原文：https://blog.csdn.net/qq_36677557/article/details/80179837

22、几种触发器的关系及转换（SR锁存器、SR触发器、JK触发器、T触发器和D触发器）

22.1 SR 锁存器

22.1.1 或非门组成的SR 锁存器

SR 锁存器（Set-Reset Latch）是静态存储单元当中最基本、也是电路结构最简单的一种。通常它由两个或非门或者与非门组成。

图 5.2.1（a）中给出了用两个或非门组成的 SR 锁存器的电路。第三章里讲过的各种门电路虽然都有两种不同的输出状态（高、低电平，亦即 1、0），但都不能自行保持。例如在图 5.2.1（a）所示的电路中，如果只有一个或非门 G1，那么当另一个输入端接低电平时，输出 v_o1的高、低电平将随输入v_I1的高、低电平而改变。因此，它不具备记忆功能。

如果用另一个或非门G2将 v_o1反相（同时将 G2的另一个输入端接低电平），则 G2的输出v_o2将与v_I1同相。现将 v_o2接回 G1的另一个输入端，这时即使原来加在 v_I1输入端上的信号消失了， v_o1和v_o2的状态也能保持下去。这样就得到了图 5.2.1（a）中由两个或非门所组成的 SR 锁存器电路。

或非门组成的SR 锁存器的特性表
S_D	R_D	Q(现态)	*Q(次态)**
0	0	0	0
0	0	1	1
1	0	0	1
1	0	1	1
0	1	0	0
0	1	1	0
1	1	0	不允许
1	1	1	不允许

22.1.2 与非门组成的SR 锁存器

SR 锁存器也可以用与非门构成，如图 5.2.2 所示。这个电路是以低电平作为输入信号的，所以用 S_D'和 R_D′分别表示置1输入端和置0输入端。在图5.2.2（b）所示的图形符号上，用输入端的小圆圈表示用低电平作输入信号，或者称低电平有效。

与非门组成的SR 锁存器的特性表
S_D	R_D	Q(现态)	*Q(次态)**
1	1	0	0
1	1	1	1
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
0	0	0	不允许
0	0	1	不允许

22.2 电平触发的触发器

触发器与锁存器的不同在于，它除了置 1、置0输入端以外，又增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置 1、置 0信号置成相应的状态，并保持下去。我们将这个触发信号称为时钟信号（CLOCK），记作 CLK。当系统中有多个触发器需要同时动作时，就可以用同一个时钟信号作为同步控制信号了。

22.2.1 电平触发 SR 触发器（门控 SR 触发器）

图 5.3.1（a）是电平触发 SR 触发器基本的电路结构形式。这个电路由两部分组成∶由与非门 G1、G2组成的 SR 锁存器和由与非门G3、G4组成的输入控制电路。

由图可知（高电平有效）：

当 CLK=0时，门G3、G4的输出始终停留在1状态，S、R端的信号无法通过 G3、G4而影响输出状态，故输出保持原来的状态不变。
只有当触发信号 CLK 变成高电平以后，S、R 信号才能通过门 G3、G4加到由门G1、G2组成的锁存器上，"触发"电路发生变化，使 Q和 Q'根据 S、R 信号而改变状态。

因此，将 CLK 的这种控制方式称为电平触发方式。

在图 5.3.1（b）所示的图形符号中，用框内的 C1 表示 CLK是编号为1的一个控制信号。1S和 1R表示受 C1控制的两个输入信号，只有在 C1 为有效电平时（C1=1），1S 和 1R 信号才能起作用。框图外部的输入端处没有小圆圈表示 CLK 以高电平为有效信号。（如果在 CLK输入端画有小圆圈，则表示 CLK 以低电平作为有效信号。）

图 5.3.1（a）电路的特性表如表所示。从表中可见，只有当 CLK=1时，触发器输出端的状态才受输入信号的控制，而且在 CLK=1时这个特性表与 SR 锁存器的特性表是一样的。同时，电平触发 SR 触发器的输入信号同样应当遵守 SR=0的约束条件。否则当 S、R 同时由1变为 0，或者 S=R=1时 CLK 回到 0，触发器的次态将无法确知。

电平触发的SR 触发器的特性表
CLK	S	R	Q	Q*
0	*	*	0	0
0	*	*	1	1
1	0	0	0	0
1	0	0	1	1
1	1	0	0	1
1	1	0	1	1
1	0	1	0	0
1	0	1	1	0
1	1	1	0	不允许
1	1	1	1	不允许

在某些应用场合，有时需要在 CLK 的有效电平到达之前预先将触发器置成指定的状态，为此，在实用的电路上往往还设置有异步置 1输入端 S'D和异步置0输入端 RD'，如图 5.3.2所示。

只要在 S'D或 R′D 加入低电平，即可立即将触发器置 1或置 0，而不受时钟信号的控制。因此，将 S'D称为异步置位（置1）端，将 R′D称为异步复位（置0）端。触发器在时钟信号控制下正常工作时应使 S'D和 R'D处于高电平。

电平触发方式的动作特点

（1）只有当 CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。
（2）在 CLK=1的全部时间里，S 和 R状态的变化都可能引起输出状态的改变。在 CLK 回到 0以后，触发器保存的是 CLK 回到0 以前瞬间的状态。

根据上述的动作特点可以想象到，如果在 CLK=1期间 S、R 的状态多次发生变化，那么触发器输出的状态也将发生多次翻转，这就降低了触发器的抗干扰能力。

22.2.2 电平触发 D 触发器（D型锁存器）

为了能适应单端输入信号的需要，在一些集成电路产品中把图 5.3.1（a）所示的电路改接成图 5.3.4 的形式，得到电平触发的 D触发器。（有些书刊和资料中也将这个电路称为 D 型锁存器。

由图可见：

若 D=1，则 CLK变为高电平以后触发器被置成 Q=1，CLK 回到低电平以后触发器保持1状态不变。（clk高电平对输出置位，）
若 D=0，则 CLK 变为高电平以后触发器被置成 O=0，CLK 回到低电平以后触发器保持O状态不变。
因为它仍然工作在电平触发方式下，所以同样具有电平触发的动作特点。它的特性表如表所示。
（clk在高电平根据输入对输出置位，在低电平输出保持不变）

电平触发 D 触发器（D型锁存器）的特性表
CLK	D	Q	Q*
0	*	0	0
0	*	1	1
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	1

在 CLK = 1时，Q* = D；CLK = 0时，Q* = Q；

在 CMOS 电路中，经常利用 CMOS 传输门组成电平触发 D 触发器，如图 5.3.5 所示。

当 CLK=1时，传输门TG1导通、TG2截止，Q=D。而且，在 CLK=1的全部时间里 Q 端的状态始终跟随 D端的状态而改变。
在 CLK回到0以后，TG2导通、TG1截止。由于反相器 G1 输入电容的存储效应，短时间内 G1 输入端仍然保持为 TG1 截止以前瞬间的状态，而且这时反相器 G1、G2 和传输门 TG2 形成了状态自锁的闭合回路，所以 Q 和 Q' 的状态被保存下来。

因为在 CLK 的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态保持相同，所以又将这个电路称为"透明的 D 型锁存器"（Transparent D-Latch）。

22.3 边沿触发的D触发器

22.3.1 两个 D 型锁存器（电平触发）构成边沿触发的 D 触发器

上述的电平触发的D触发器与边沿触发的D触发器要有所区别，我们通常所说的D触发器都暗指边沿触发的D触发器，因此为了论述不至于混淆，电平触发的D触发器就由D型锁存器来指代。

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决干 CLK 信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发（edge-triggered）的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发 D 触发器构成的边沿触发器 、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。

图 5.3.7（a）是用两个D型锁存器组成边沿触发 D 触发器的原理性框图，图中的 FF1和 FF2是两个D型锁存器。

由图可见：

当 CLK 处于低电平时， CLK1为高电平，因而 FF1的输出 Q1跟随输入端 D的状态变化，始终保持 Q1=D。
- 与此同时， CLK2为低电平，FF2的输出 Q2（也就是整个电路最后的输出 Q）保持原来的状态不变。
当 CLK 由低电平跳变至高电平时，CLK1随之变成了低电平，于是 Q1保持为 CLK 上升沿到达前瞬间输入端 D的状态，此后不再跟随 D的状态而改变。
- 与此同时，CLK2跳变为高电平，使 Q2与它的输入状态相同。由于 FF2的输入就是 FF1的输出 Q1，所以输出端 Q便被置成了与 CLK 上升沿到达前瞬时 D 端相同的状态，而与以前和以后 D 端的状态无关（因为FF1已经不跟随输入信号了）。

目前在 CMOS 集成电路中主要采用这种电路结构形式制作边沿触发器。图5.3.7（b）就是 CMOS 边沿触发 D触发器的典型电路，其中 FF1和 FF2是两个利用 CMOS 传输门组成的电平触发 D 触发器。

当 CLK=0时，C=0、C'=1，TG1 导通、TG2截止，D端的输入信号送入 FF1，使Q1= D。而且，在 CLK=0期间 Q1的状态将一直跟随 D的状态而变化。同时，由于 TG3截止、TG4导通，FF2保持原来的状态不变。
当 CLK的上升沿到达时，C=1、C'=0，TG1变为截止、TG2变为导通。由于反相器 G1输入电容的存储效应，G1输入端的电压不会立刻改变，于是 Q1在 TG1变为截止前的状态被保存了下来。同时，随着 TG4变为截止、TG3变为导通，Q1的状态通过 TG3和 G3、G4送到了输出端，使 Q*=D（CLK 上升沿到达时 D的状态）。
因此，这是一个上升沿触发的 D 触发器。

在图形符号中，用 CLK 输入端处框内的">"表示触发器为边沿触发方式。在特性表中，则用 CLK 一栏里的"↑"表示边沿触发方式，而且是上升沿触发，如表中所示。（如果将图 5.3.7（a）中CLK输入端的一个反相器去掉，则变成下降沿触发，这时应在 CLK输入端加画小圆圈，并在特性表中以"↓"表示。）

边沿触发D触发器的特性表
CLK	D	Q	Q*
*	*	*	Q
↑	0	0	0
↑	0	1	0
↑	1	0	1
↑	1	1	1

22.3.2 带有异步置位、复位端的 CMOS 边沿触发 D 触发器

为了实现异步置位、复位功能，需要引入 SD和 RD信号。因为 SD和 RD是以高电平作为置1和置0输入信号的，所以必须把图 5.3.7（b）中的 4 个反相器改成或非门，形成图 5.3.8 所示的电路。SD和 RD端的内部连线在图中以虚线示出。

22.3.3 边沿触发方式的动作特点

触发器的次态仅取决于时钟信号的上升沿或下降沿到达时输入的逻辑状态，而在这之前或之后，输入信号的变化对触发器输出的状态没有影响。

这一点有效地提高了触发器的抗干扰能力，也提高了电路的工作可靠性。

22.4 脉冲触发的SR触发器（主从 SR 触发器）

如果将图 5.3.7（a）中边沿触发器里的两个D型锁存器（电平触发D触发器）换成电平触发的 SR 触发器，会有什么不同的特性呢？

图 5.3.10（a）的电路是脉冲触发 SR 触发器的典型电路（以前也把这个电路称作主从 SR触发器）。FF1和 FF2分别称为主触发器和从触发器。

当 CLK=0 时，FF1保持原状态不变。
在 CLK 变为高电平后，CLK=1、CLK'=0，主触发器的输出 O1将按照 S和 R输入端信号被置成相应的状态，而从触发器保持原来的状态不变。
当 CLK 回到低电平，亦即下降沿到来时，从触发器的输出 Q2被置成与此刻 Q1相同的状态，而主触发器开始保持状态不变。
由此可见，在一个时钟周期里，输出端的状态只可能改变一次，而且发生在 CLK的下降沿。这一点和边沿触发器类似。

但需要注意的是，现在输入端的主触发器 FF1是一个电平触发的 SR 触发器，而不是电平触发的 D 触发器了。

由于在 CLK高电平期间主触发器输出的状态可能随 S 和 R 状态的变化而发生多次翻转，输出端的状态不可能始终与输入状态保持一致。因此，在脉冲触发 SR 触发器中，不能像边沿触发器那样，仅仅根据 CLK 下降沿到来时刻输入端 S 和 R 状态确定输出端 Q 的状态，而必须考察全部 CLK=1期间主触发器状态的变化情况。这一点就是脉冲触发方式和边沿触发方式的区别所在。

例如，在图 5.3.10（a）的电路中：

当 CLK=1期间输入信号先是 S=0、R=1，主触发器被置成 Q1=0;随后又变为 S=1、R=0，于是主触发器被置成了 Q1=1。
而在 CLK 下降沿到来之前输入又变成了S=0、R=0，这时主触发器将保持 O1=1不变。这样在 CLK下降沿到来时，输出便被置成 Q=Q2=1。
显然，如果只根据 CLK 下降沿到来时的输入状态，是无法正确地确定输出状态的。

在 CLK高电平期间输入 S、R 不变的情况下，可以列出脉冲触发 SR 触发器的特性表，如表 5.3.4。表中用 CLK 一行里的""符号表示脉冲触发方式，而且 CLK 以高电平为有效电平（即 CLK 高电平时接受输入信号），输出端状态的变化则发生在 CLK下降沿。这种情况也称为正脉冲触发。

22.5 正脉冲触发JK触发器

——由主从SR触发器（两个SR锁存器组成）改造而来

主从SR触发器的主触发器是电平触发的SR触发器，需要满足SR = 0的约束条件，为了解除这一约束，如果规定当输入S = R = 1时，触发器的次态为初态的反状态，即Q* = Q'，这样触发器的次态就能确定了。

方法如下：

在SR触发器的基础上，如果当S = R = 1时，将Q 和 Q’接回到输入端，用Q’代替S端的输入信号，用Q代替R端的输入信号，就可以实现上述要求了。

图 5.3.12（a）就是根据这个原理，在一个正脉冲触发 SR 触发器的基础上改接而成的。

为了强调这个电路在逻辑功能上与 SR 触发器的区别，将两个输入端分别用 J 和 K标示，并将具有这种逻辑功能的触发器称为 JK 触发器。

图 5.3.12（b）是正脉冲触发JK 触发器的图形逻辑符号。

下面就来具体分析一下图 5. 3.12（a）电路在各种输入状态下的触发过程。

若 J=1、K=0，则 CLK=1时，主触发器 FF1置 1（原来是0则置成 1，原来是1则保持1），待 CLK=0以后，从触发器 FF2亦随之置1，即 Q*=1。
若 J=0、K=1，则 CLK=1时，主触发器置0，待 CLK=0以后，从触发器也随之置0，即 Q*=0。
若J=K=0，则由于门 G1、G2被封锁，触发器保持原状态不变，即 O*=Q。
若J=K=1时，需要分别考虑两种情况。
- 第一种情况是 Q=0：这时门 G2被 Q 端的低电平封锁，CLK=1时仅G1输出低电平信号，故主触发器置1。CLK=0 以后从触发器也跟着置1，即 Q*=1。
- 第二种情况是 Q=1：这时门G1被 Q'端的低电平封锁，因而在 CLK=1时仅 G2能给出低电平信号，故主触发器被置0。当 CLK=O以后从触发器跟着置 0，故 Q*=0。

综合以上两种情况可知，无论 Q=1还是 Q=0，当 J=K=1时，触发器的次态可统一表示为 Q*=Q'。就是说，当 J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态。

将上述的逻辑关系用真值表表示，即得到表 5.3.5 所示的脉冲触发 JK 触发器的特性表。

总结如下：①J=K=0，O*=Q——保持；②J=0，K=1，Q*=0——清零；③J=1，K=0，Q*=1——置一；④J=K=1，Q*=Q’——翻转。

脉冲触发方式的动作特点

——要与边沿触发、电平触发方式区别记忆和理解

（1）触发器的翻转分两步动作：CLK = 1时，主触发器接受信号，从触发器不动；CLK = 0时，从触发器根据主触发器的状态翻转——Q和Q’状态的改变发生在CLK的下降沿；

（2）主触发器是一个电平触发SR触发器，故在CLK = 1的全部时间里输入信号都将对主触发器起控制作用。

22.6 触发器的分类和转换关系

22.6.1 SR 触发器

SR 触发器的特性表
S	R	Q	Q*
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	不允许
1	1	1	不允许

SR 触发器的特性方程 $\left\{\begin{matrix}Q^*=S+R'Q & & \\ SR = 0 & & \end{matrix}\right.$ （约束方程）

22.6.2 JK 触发器

JK 触发器的特性方程：Q* = JQ' + K'Q

22.6.3 T 触发器

T 触发器的特性表
T	Q	Q*
0	0	0
0	1	1
1	0	1
1	1	0

T = 1时每来一个时钟信号，它的状态就翻转一次；当T = 0时，时钟信号到达后它的状态保持不变。实际上就是把JK 触发器的输入端J 和K 连接到一起了。

特性方程：Q* = TQ' + T'Q

22.6.4 D 触发器

D 触发器的特性表
D	Q	Q*
0	0	0
0	1	0
1	0	1
1	1	1

特性方程：Q* = D

22.6.5 转换方法

JK触发器是SR触发器的升级版，其功能最强，它包含了SR触发器和T触发器的所有逻辑功能，因此JK触发器可以得到SR触发器（J连S，K连R）；

JK触发器也可以得到T 触发器（JK连在一起当T端使用）

22.7 从锁存器到触发器

脉冲波形的产生和整形

23、施密特触发器（对比TTL滞回比较器）

施密特触发电路（Schmitt Trigger）是脉冲波形变换中经常使用的一种电路，有时也简称为施密特电路。它在性能上有两个重要的特点∶

第一，输入信号从低电平上升的过程中电路状态转换时对应的输人电平，与输入信号从高电平下降过程中对应的输入转换电平不同。

第二，在电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡。

利用这两个特点不仅能将边沿变化缓慢的信号波形整形为边沿陡峭的矩形波，而且可以将叠加在矩形脉冲高、低电平上的噪声有效地清除。

23.1 用门电路组成的施密特触发电路

图 7.2.5 是利用反相器和电阻接成的施密特触发电路。图中将两级反相器串接起来，同时经过分压电阻将输出端的电压反馈到输入端，就形成了一个具有施密特触发特性的电路。

假定反相器 G1和 G2 是 CMOS电路，它们的阈值电压为V_TH = 1/2 V_DD，且R1 < R2。

通过改变 R1和 R2的比值可以调节 VT+、VT-和回差电压的大小。但 R1必须小于 R2，否则电路将进入自锁状态，不能正常工作。

23.2 施密特触发电路的应用

23.2.1 用于波形变换（正弦波→脉冲波）

23.2.2 用于脉冲整形

23.2.3 用于脉冲鉴幅

24、单稳态电路

要与双稳态触发器（RS触发器、JK触发器、D触发器、T触发器有所区别）

单稳态电路（Monostable Multivibrator，又称 One-shot）的工作特性具有如下的显著特点∶

第一，它有稳态和暂稳态两个不同的工作状态;
第二，在外界触发脉冲作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，再自动返回稳态;
第三，暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。

由于具备这些特点，单稳态电路被广泛应用于脉冲整形、延时（产生滞后于触发脉冲的输出脉冲）以及定时（产生固定时间宽度的脉冲信号）等。

单稳态电路的暂稳态通常都是靠 RC 电路的充、放电过程来维持的。根据 RC 电路的不同接法（即接成微分电路形式或积分电路形式），又将单稳态电路分为微分型和积分型两种。

24.1 微分型单稳态电路（高通型）

图7.3.1 是用CMOS 门电路和 RC 微分电路构成的微分型单稳态电路。

24.2 积分型单稳态电路

用TTL 与非门和反相器以及RC 积分电路组成的积分型单稳态电路。

24、请画出SAR型（逐次逼近型）ADC的原理框图

SAR型ADC包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SARREGISTER) 和逻辑控制单元(SARLOGIC)。

模拟输入电压VIN由采样保持电路采样并保持，
为实现二进制搜索算法，首先由逻辑控制单元控制N位寄存器设置在中间刻度，即令最高有效位MSB为“ 1” 电平而其余位均为“ 0” 电平，此时数字模拟转换器DAC输出电压V_DAC为0.5VREF，其中VREF为提供给ADC的基准电压。
由比较器对VIN和V_DAC进行比较，
若 VIN>V_DAC，则比较器输出“ 1” 电平，N位寄存器的MSB保持“ 1” 电平；反之，若VIN<V_DAC ，则比较器输出“ 0” 电平，N位寄存器的MSB被置为“ 0” 电平。
一次比较结束后，MSB被置为相应的电平，同时逻辑控制单元移至次高位并将其置“ 1”，其余位置“ 0”，进行下一次比较，直至最低有效位LSB比较完毕。
整个过程结束，即完成了一次模拟量到数字量的转换，N位转换结果存储在寄存器内，并由此最终输出所转化模拟量的数字码。

三、单片机

1、单片机复位电路有哪几种?单片机复位电路的作用和工作原理图解

1.1 单片机复位电路的作用

使单片机的状态处于初始化状态，让单片机的程序从头开始执行，运行时钟处于稳定状态、各种寄存器、端口处于初始化状态等等。目的是让单片机能够稳定、正确的从头开始执行程序。

1.2 单片机有两种复位方式：电平复位和按键复位

电平复位又分为：一是高电平复位，二是低电平复位。

基本上所有单片机都有一个复位端口（随着单片机技术的发展，现在有些单片机内部集成了复位电路，这样它的复位端口有可能和I/O端口等复用）。

简单讲就是给单片机的复位端口施加一定时间的高电平（或者低电平），单片机就能完成初始化过程，从头开始执行程序。
这个时间就称为复位时间，一般单片机的复位时间都很短，不过每种单片机的复位时间都不等，这个就需要查阅相应单片机的数据手册来获得该种单片机的复位时间。
需要注意的是，单片机复位后，一定要给单片机的复位端口施加单片机正常工作时的电平，例如对于低电平的复位电路，复位后，复位端口应当处于高电平状态。

小诀窍：对于单片机是高电平还是低电平复位，我们可以通过观察单片机的引脚图进行一个直观的判断，当单片机引脚图中复位端口的名称上面有一个“-”时，该单片机就是低电平复位，没有“-”时，该单片机就是高电平复位，例如单片机端口名称是RST，那它是高电平复位，是/RST（/是上划线）时，它是低电平复位

刚才我们已经说过，现在已经有很多单片机内部集成了复位电路。那么我们在进行这种单片机电路设计的时候，就不用再单独设计复位电路了。

下面来介绍几种常用复位电路。

1.2.1 上电复位电路

单片机的复位有高电平复位和低电平复位的区别，那就自然有高电平复位电路和低电平复位电路两种。

图左：高电平复位

这个电路是利用电容的充电来实现复位的，当电源接通的瞬间，单片机复位端的电位与VCC相同，随着充电电流的减少，复位端的电位逐渐下降。直至电容充满电，复位端的电压变为低电平。（高电平复位，又回到低电平）
电路中R和C的值可以根据下面的式子计算，其中T是复位时间。
T=（1/9）*R1*C1

图右：低电平复位电路

该电路的复位原理跟高电平复位电路的原理相反，上电瞬间，电容导通，复位脚接地，电容充电一段时间后，端电压与VCC相等，复位脚为高电平（低电平复位，后又回到高电平）。
同样的，低电平复位电路中R和C的值可以根据下面的式子计算得出，其中T是复位时间。
T=9*RC

1.2.2 按键复位电路——接上拉/下拉电阻

高电平复位——接下拉电阻（状态不确定时输出为0）；

低电平复位——接上拉电阻（状态不确定时输出为1）；

前面介绍的上电复位电路只能在单片机电路上电后，自动完成高电平复位或低电平复位，但是如果在单片机运行过程中，强制让单片机复位该怎么做呢？最简单的方法是通过按键实现：按下按键，单片机立马停止当前正在执行的操作，进入复位状态，然后从头开始运行。

图2左边是高电平按键复位电路，右边是低电平按键复位电路。

图2 按键复位电路

对于高电平复位电路，当按下复位按键时，复位端被直接拉到高电平，使单片机复位。而对于低电平复位电路，按下复位键后，复位端被直接拉到地端，使单片机复位。

1.2.3 改进后的按键复位电路

上面的按键复位电路有一个缺点：当电源因某种干扰瞬间断电时，由于C不能迅速将电荷放掉，待电源恢复时，单片机不能上电自动复位，导致程序运行失控。电源瞬间断电干扰会导致程序停止正常运行，形成程序“乱飞”或进入“死循环”。

所以有了下面这个增加了二极管的复位电路。如图3所示。

图3 改进后的按键复位电路

如果有了这个二极管就可以快速将电容上的电压释放，保证复位信号正确无误。也能快速为下次复位做好准备。

1.2.4 专用复位芯片

随着单片机系统越来越复杂，应用环境越来越多样化，单纯的RC复位电路已经不能确保单片机的正确复位，复位芯片也就应运而生。下图是一种复位芯片的应用电路。可以看出，复位芯片使用起来非常简单。

图4 复位芯片应用电路

图5 复位芯片应用电路

2、A/D 转换器的性能参数，如转换精度、分辨率、转换速度

2.1 分辨率

一般ADC都说注明是8bit，16bit或者是24bit。这里的数值也就是分辨率的意思。

分辨率是衡量ADC精度一个非常重要的指标。比如采集的电压范围是0-5V，那么8bit的ADC的最小刻度就是5/2^8=0.0195V,16bit的ADC的最小刻度是5/2^16=0.000195V.从这两个数值来看，我们就知道16bit的ADC可以采集到更小的电压。

所以这里的分辨率表征的ADC的最小刻度的指标。同时分辨率也只能算是间接衡量ADC采样准确的变量。直接衡量ADC采集准确性的是精度。

2.2 精度（转换误差）

精度是在ADC最小刻度基础上叠加各种误差的参数。是可以直接衡量ADC采样精准的指标。

通常ADC的精度=N*LSB+Vc_sample+Vshift+Vnoise+Vref+…

N一般在ADC的数据手册中体现，表征ADC的集散误差。
Vc_sample是ADC内部的采样电容引起的误差。
Vshift一般是外围电路带来的偏置，
Vnoise是综合前端的驱动电路和ADC得出的噪声电压。
Vref一般是由参考电压的散差引起的误差。

所以从这里可以看出来。虽然一些ADC的分辨率很高，但是需要精度高，还需要做好各个方面的工作，尽量降低系统误差。从而提高精度。

2.3 转换速度

是指完成一次从模拟转换到数字的AD转换所需要的时间的倒数。

积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级高速AD。
采样时间则是另外一个概念，是指两次转换的间隔，以保证转换的正确完成。

2.4 采样率

采样率是指芯片每秒采集信号的个数。

比如1KHz/s,表示1s内这个ADC可以采集1K个点。采样率越高，采集的点数越多，那么对信号的还原度就越高。

2.5 SNR信噪比

信噪比是ADC的交流(动态)特性之一。其余比较关键的动态特性还有SINAD、THD、SFDR。
如果信号的带宽固定，采样频率越高，效果就相当于在一个更宽的频率内扩展量化噪声，如果信号带宽变窄，在此带宽内的噪声也减少，信噪比也会有所提高。

通常在ADC采样之前加一个带通或低通滤波器，限制信号带宽，改善信噪比。
理想N位ADC的理论SNR为：
SNR=6.02N+1.76dB
SINAD：也成信纳比。是信号+噪声+谐波的功率与谐波+噪声的功率比值。
信纳比(SINAD或S/(N + D))指的是信号幅度均方根与所有其它频谱成分(包括谐波但不含直流)的和方根(rss)的平均值之比。SINAD很好地反映了ADC的整体动态性能，因为它包括所有构成噪声和失真的成分。SINAD曲线常常针对不同的输入幅度和频率而给出。对于既定的输入频率和幅度，如果SINAD和THD + N二者的噪声测量带宽相同(均为奈奎斯特带宽)，则二者的值相等。

3、 ADC的参考电压有什么作用？

参考自：ADC参考电压有多重要？ - 知乎 (zhihu.com)

作者：黄忠老师（张飞实战电子高级工程师）

工程中大家经常会用到ADC来采集模拟电压，把模拟量变为数字量进行系统处理，有时候看到采集结果，什么？这个结果跟实际采集的信号怎么还有点小差距？那么就有可能是参考电压的问题。

参考电压有多重要，我们得要弄清楚它在ADC转换中扮演一个什么样的角色，弄清楚这个问题，我们需要从ADC的转换原理入手，一般单片机里面ADC模块使用的是逐次逼近型转换，也就是通过这种方法原理把模拟量转换为数字量，那什么是逐次逼近呢？

我们先来说一个生活中的案例，我们用天平称一个物体的重量，过程是这样的：从最重的砝码开始试放，与被称物体行进比较，若物体重于砝码，该砝码保留，否则移去。再加上第二个次重砝码，看物体的重量是否大于砝码的重量决定第二个砝码是留下还是移去。照此一直加砝码，到最小一个砝码为止。将所有留下的砝码重量相加，就得到物体的重量。

逐次逼近原理和上面的原理相同，下面我们看逐次逼近型ADC的原理，请看图：

上图是一个8位逐次逼近型ADC的框图，“输入的模拟量”是输入电压信号，“START”用来控制ADC启动转换，“CLOCK”是ADC模块的输入时钟，“EOC”是ADC转换结束信号，“OE”是ADC转换结果输出允许信号，“VREF”是参考电压。

随着时钟信号的输入，启动信号的开始，控制模块会逐次控制逐次比较寄存器产生不同的数据，数据产生后会送给D/A转换器，D/A转换器会依据参考电压，把这个数字量转化为模拟量送给比较器，比较器比较D/A转换器送出来的模拟量和输入模拟量的大小，产生的结果给控制单元电路，控制单元电路根据上一次的结果再次控制产生不同的数据，让D/A变成模拟量，再去比较，以此这样循环，每次比较，比较器会得出一个结果高或者低，根据这个结果决定当前产生的数字量是大了还是小了，一次一次的比较，找到那个和输入模拟量最接近的数字量，最后把这个数字量控制送到输出缓冲器，并且控制送出EOC输出转换完成信号，这就是一个大致的逐次逼近工作原理。

关于具体是怎么控制比较的，这个过程我们就不再展开，我有一个免费的视频是专门解析这个过程的，链接是（https://www.bilibili.com/video/BV1xV411s7J4/）;从上面的描述中，我们抓住一个重点是：D/A转换器会依据参考电，把生成的数字量变为模拟量，在转换的时候必须需要有一个参考电压，这个电压就是我们AD模块的参考电压，那么大家试想，如果参考电压都不稳定的话，转出来的模拟量是不是也不会稳定，那么和输入模拟量比较的时候，比较的结果也就可能会发生偏差，造成错误的比较结果。

那怎么来保证这个参考电压比较稳定呢？

1.我们可以在参考电压引脚附近就近放置电容（一大一小，大的储能，小的滤波）；
2.可以在参考电源前端串一个小电感再加电容。

如图所示，这两种方法比较常见，也比较便宜，大家可以参考。

总结，ADC的参考电压是非常重要的，所以参考电压精确度不容忽略，要尽可能地使参考电压稳定，不受干扰。

一个8位的ADC，其参考电压为25.5V，当其采样一个1.5V电压时，输出的二进制数字信号为____（大疆创新-2022校招-硬件工程师B卷）

分析：

8位A/D转换结果和参考电压有关，Vref = 25.5V，那么输入电压范围为0~25.5V，转换后十进制数据为0 - 255，

当Vin = 1.5V时， $\large \frac{x}{255} = \frac{1.5}{22.5}$ ，解得x = 17，转换成二进制为0001_0001

答案：00010001

假设N为理想ADC的位数，整个奈奎斯特带宽内满量程正弦波有效值与量化噪声有效值之比SNR=_____dB。（大疆创新-2022校招-硬件工程师B卷）

分析：

数模转换器的信噪比(SNR)是指输入信号功率与噪声功率的比值，这里用来量化数据转换器内的噪声，SNR也能使用信号幅度和噪声幅度的RMS值来衡量，以dB为单位。

在满刻度正弦波输入的条件下，ADC的理论最高SNR从量化噪声推导而得，表达式为：

SNR=6.02N+1.76dB

这里N是理想ADC的位数，对于理想的N位数据转换器(不考虑谐波失真)的正弦波输入，整个奈奎斯特带宽上能达到的最佳SNR。

答案：6.02N+1.76dB

关于单片机10bit的ADC，其输入范围为0~3.3V，当其参考电压为1.024V时，以下描述正确的是？

A. 测量精度是1mV

B. 最小分辨电压为1mV

C. 可以分辨出2V和3V的电压

D. 用作高低电平裁决时，ADC采集口只能输入≤1.024V的电压

分析：

最小分辨电压：1.024 / 2^10 = 1mV

ADC的输出 = 满量程电压 × [VIN / VREF]

答案：

D

4、为什么要上拉电阻和下拉电阻？哪些场合需要用到？

上拉电阻和下拉电阻_Cheeky_man的博客-CSDN博客

5、频谱分析仪的RBW和VBW怎么设置？

5.1 RBW 分辨率带宽

RBW(Resolution Bandwidth)代表两个不同频率的信号能够被清楚的分辨出来的最低频宽差异，两个不同频率的信号频宽如低于频谱分析仪的RBW，此时该两信号将重叠，难以分辨。

分辨率带宽，有人也叫参考带宽，表示测试的是多大带宽的功率。如测试一 GSM 2W干放满功率单载波输出时，RBW设为100KHz时测得30dBm，设为200KHz测得33dBm。

RBW实际上是频谱仪内部滤波器的带宽，设置它的大小，能决定是否能把两个相临很近的信号分开。
它的设置对测试结果是有影响的。只有设置RBW大于或等于工作带宽时，读数才准确，但是如果信号太弱，频谱仪则无法分辨信号，此时即使RBW大于工作带宽读数也会不准。

5.2 VBW:显示带宽

在测试时能看到更宽的频率范围，如果要观测的信号更精细，则需要减少；

VBW，视频带宽，表示测试的精度，越小精度越高，如将VBW设为100KHz，表示每隔100KHz取一个样测试其电平，因此可以看到VBW设置越小其测试曲线越光滑。 VBW是峰值检波后滤波器带宽，主要是使测试信号更加圆滑。也是3dB带宽。别的厂家有6dB带宽的。

一般设置VBW = 3RBW

RBW不要超过SPAN的十分之一，VBW可以设置为自动，如果信号比较弱得情况下，可以将VBW减小。

调整RBW而信号振幅并无产生明显的变化，此时之RBW带宽即可加以采用。

较宽的RBW较能充分地反应输入信号频谱的波形与振幅，但较低的RBW将能区别不同频率的信号。也就是说RBW代表两个不同频率的信号能够被清楚的分辨出来的最低带宽差异，两个不同频率的信号带宽如低于频谱分析仪的RBW，此时该两信号将重迭，难以分辨，较低的RBW固然有助于不同频率信号的分辨与量测，低的RBW将滤除较高频率的信号成份，导致信号显示时产生失真，失真值与设定的RBW密切相关，较高的RBW固然有助于宽带带信号的侦测，将增加噪声底层值(Noise Floor)，降低量测灵敏度，对于侦测低强度的信号易产生阻碍。

下面这幅图解释了不同RBW对灵敏度的影响：

如果还是不够理解，可以看下面这幅图，更加形象：

小技巧：

巧妙使用频谱仪的RBW设定测试DUT发射功率（高端频谱仪有ACLR测试项，可以调用默认模板测试）：

RBW是频谱仪内部中频滤波器的带宽值，也就是说频谱仪最后测试出来的功率值是基于这个带宽测得的，例如你将RBW设为20MHz，则频谱仪显示的是这20MHz带宽内所有信号+噪声的功率值：以GSM手机举例说明下，GSM信道带宽为200kHz（其中包括了保护间隔），你用频谱仪测试GSM手机1信道功率的时候如果把RBW分别设为200kHz和1MHz，测试得到的1信道峰值功率大小基本相同。

频谱仪中读出来得功率的单位是dBm/XXHz,XXHz=RBW Bandwidth. 当你把RBW设置越来越大，这个值自然跟着升高，直到RBW等于信号的带宽，再增加RBW就不会显著升高了。而WiFi（802.11abg)的有效带宽是20M.当你设置RBW=20M,或者测试channelpower(Bandwidth=20M)的时候就能得到准确地功率，应该和功率计相差1以内。

下面详细说明测试注意事项：

第一：Ref 和 ATTEN这两项的设置很重要，防止因实际功率比频谱仪显示的数值高导致测试结果有问题。

备注，但实际上很多频谱仪参考值最高只能设置到0dBm，这样就只能改变衰减值来做，通常将衰减值设置到中频滤波器刚好不溢出（溢出时，频谱仪会显示“IF OVLD”），测试时千万要注意提示，否则测试结果不正确。另外，在中频滤波器没有溢出的情况下，衰减值的设定对较大功率的测试结果影响不太大，因为中频放大器自动补偿ATTEN，比如采用20dB、25dB、30dB、甚至40dB，结果是差不多的。但是要注意的是，ATTEN设置越大，噪声就越大，在小信号时就影响较大。

输入衰减器（ATTEN）与中频放大器（IF）联动如下图：

第二：RBW设为1M，VBW设为3MHz及以上。标准中有提到，RBW大于等于1%的占用带宽。如果RBW的值过小，也会导致测试结果偏小。

第三：所谓的channel power是指在channel的占用带宽上测试功率，所以channel 带宽完全要符合此测试项的含义。IEEE802.11b,g,n20为22MHz带宽，n40为40MHz带宽。

第四，检波方式会影响你的测量结果，peak检波要比Avg检波高3dB左右。

备注：通常RBW的带宽与频谱仪的带宽有关，很多低端频谱仪都不能设定到20M。

下面简单介绍下信号与频谱分析的概念，便于大家加深理解：

大家工作中常常用到示波器、频谱仪、矢量分析仪（ESA），但却不理解，下面这张图则形象的说明了三者区别和各自作用：

备注;通常在高端的频谱分析仪会带有矢量分析的功能。

下面这张图表征了同样一个信号在时域（示波器）和频域（频谱仪）不同的显示：

下面是信号的频域指标（功率、相位噪声、杂散、谐波），均可以用频谱仪进行测试。

看了这么多，有没有理解呢？好吧，下面出道题，复习下功课：

某型号频谱仪低噪为-165dBm/Hz，当RBW设为100KHz时，能否区分出幅度为-120dBm左右的单音信号？如希望准确测量此单音信号的幅度，同时希望尽量节约测试时间，RBW应如何设置？（2021联发科）

答案是：不能，为什么呢？大家计算下100KHz的RBW的噪声是多少？

Pn=-165dBm/Hz + 10log（100KHz/Hz）= -115dBm

-115dBm > -120dBm 因此无法准确测试。

最多设置10KHz的RBW时（噪声-125dBm < -120dBm），才可以勉强区分出来。

设频谱仪的底噪是-160dbm/Hz，测试中设置RBW = 10KHz，VBW = 30KHz，此时能测出的最小信号幅度是____dBm.（2021汇顶）

100KHz的RBW的噪声功率：Pn=-160dBm/Hz + 10log（10KHz/Hz）= -120dBm

-120

6、单片机的最小系统结构

单片机最小系统的通俗易懂讲解_baidu_38915797的博客-CSDN博客_单片机最小系统

51单片机共有40只引脚．下面这个就是最小系统原理图，就是靠这四个部分，这个单片机就可以运行起来了．(看下面的数字标记，1234)

第一部分：电源组(标记为1的部分)

40脚接电源5V(右上角)，

20脚接电源负极(左下角)，

在单片机里面，负极也可以叫GND或者”地”，

我们在单片机的应用中，习惯说负极为”地”，上面GND就是英文ground的缩写，翻译过来就是"地"的意思．

第二部分：晶振组(标记为2的部分)

11.0592M晶振Y1与单片机的18，19脚并联，因为这两只脚，就是晶振的工作引脚．

22p电容C2一端接18脚，一端接地．

22p电容C3一端接19脚，一端接地．

这两个电容，我们在10~30P之间选择都是可以的，主要作用是，过滤掉晶振部分的高频信号，让晶振工作的时候更加稳定．

第三部分：复位组(标记为3的部分)

10u电容C1正极接电源5V，C1负极接单片机的复位脚，第9脚．

1K电阻R17一端接单片机的复位脚，第9脚，一端接地．

就是通过这个10u和1k，就可以让单片机一开始供电时候，单片机自动复位，从零开始执行程序，这个就是复位的概念．

第四部分：其它功能组(标记为4的部分)

这个脚是存储器使用选择脚，当这个脚接"地"时，那么就是告诉单片机，选择使用外部存储器，当这个脚接"5V"时，说明单片机使用内部存储器．

如果选择外部的存储器，太浪费单片机仅有的资源，所以这一脚永远接电源5V(如上图所示)，使用单片机的内部存储器．

如果内部存储器不够容量，最多选择更高级的容量，就可以解决容量不够的问题了，就是这么简单

对于STM32来说，还有调试接口

程序开发的过程中，需要下载bin/hex文件，以及在线仿真调试，可采用SWD或者JTAG的方式。SWD 模式比 JTAG 在高速模式下面更加可靠，且只需4引脚，实际开发中一般都采用SWD方式。其中的时钟线CLK是用于Jlink和芯片的时钟同步，一般频率设置为4MHz，可根据实际情况调整频率。

7、单片机跑飞/死机原因怎么找？

单片机程序死机跑飞查找原因_夜风微凉的博客-CSDN博客_单片机程序死机跑飞查找原因

7.1 意外中断

是否打开了某个中断，但是没有响应和清除中端标志，导致程序一直进入中断，造成死机假象

7.2 中断变量处理不妥

若定义某些会在中断中修改的全局变量，这时要注意两个问题：首先为了防止编译器优化中断变量，要在这些变量定义时前加volatile，其次在主循环
中读取中断变量前应该首先关闭全局中断，防止读到一半被中断给修改了，读完之后再打开全局中断;否则出现造成数据乱套。

7.3 地址溢出

常见错误为指针操作错误。我要着重说的是数组下标使用循环函数中循环变量，如果循环变量没控制好则会出现数组下标越界，意外修改系统的寄存器造成死机，这种情况下如果死机说明运气好，否则后面不知道发生什么头疼的事。

7.4 无条件的死循环

比如使用while(x);等待电平变化，正常情况下x都会变成0，就怕万一，因此最好加上时间限制;

7.5 看门狗没有关闭

有的单片机即使没使用看门狗开机时也有可能意外自动开启了最小周期的看门狗，导致软件不断复位，造成死机，这个要看芯片手册，最好在程序复位后首先应该显式清除看门狗再关闭看门狗;

7.6 堆栈溢出

最难查找的问题，对于容量小的单片机，尽量减少函数调用层级，减少局部变量，从而减少压栈的时候所需的空间。

其他

1、四种滤波器的比较

如今的滤波器已经广泛的渗透到来日常的生活中。那么最常用的四种滤波器是那种呢？它主要分为哪四类？就目前来说，最经典的数字滤波器有巴特沃斯滤波器、切比雪夫滤波器、椭圆滤波器和贝塞尔滤波器。

　　巴特沃斯滤波器

　　巴特沃斯滤波器的特点是通频带内的频率响应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。在振幅的对数对角频率的波特图上，从某一边界角频率开始，振幅随着角频率的增加而逐步减少，趋向负无穷大。巴特沃斯滤波器的频率特性曲线，无论在通带内还是阻带内都是频率的单调函数。因此，当通带的边界处满足指标要求时，通带内肯定会有裕量。所以，更有效的设计方法应该是将精确度均匀的分布在整个通带或阻带内，或者同时分布在两者之内。这样就可用较低阶数的系统满足要求。这可通过选择具有等波纹特性的逼近函数来达到。

　　切比雪夫滤波器

　　切比雪夫滤波器是在通带或阻带上频率响应幅度等波纹波动的滤波器，振幅特性在通带内是等波纹。在阻带内是单调的称为切比雪夫I型滤波器；振幅特性在通带内是单调的，在阻带内是等波纹的称为切比雪夫II型滤波器。采用何种形式的切比雪夫滤波器取决于实际用途。

　　椭圆滤波器

　　椭圆滤波器（EllipTIc filter）又称考尔滤波器（Cauer filter），是在通带和阻带等波纹的一种滤波器。它比切比雪夫方式更进一步地是同时用通带和阻带的起伏为代价来换取过渡带更为陡峭的特性。相较其他类型的滤波器，椭圆滤波器在阶数相同的条件下有着最小的通带和阻带波动。

　　贝塞尔滤波器

　　贝赛尔（Bessel）滤波器是具有最大平坦的群延迟（线性相位响应）的线性过滤器。贝赛尔滤波器常用在音频天桥系统中。模拟贝赛尔滤波器描绘为几乎横跨整个通频带的恒定的群延迟，因而在通频带上保持了被过滤的信号波形。

　　贝塞尔（Bessel）滤波器具有最平坦的幅度和相位响应。带通（通常为用户关注区域）的相位响应近乎呈线性。Bessel滤波器可用于减少所有IIR滤波器固有的非线性相位失真。贝塞尔（Bessel）线性相位滤波器正是由于具有向其截止频率以下的所有频率提供等量延时的特性，才被用于音频设备中，在音频设备中，必须在不损害频带内多信号的相位关系前提下，消除带外噪声。另外，贝塞尔滤波器的阶跃响应很快，并且没有过冲或振铃，这使它在作为音频DAC输出端的平滑滤波器，或音频ADC输入端的抗混叠滤波器方面，是一种出色的选择。贝塞尔滤波器还可用于分析D类放大器的输出，以及消除其它应用中的开关噪声，来提高失真测量和示波器波形测量的精确度。

　　四种滤波器的区别对比

　　巴特沃斯滤波器的特点是通频带内的频率响应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。

　　切比雪夫滤波器在过渡带比巴特沃斯滤波器的衰减快，但频率响应的幅频特性不如后者平坦。切比雪夫滤波器和理想滤波器的频率响应曲线之间的误差最小，但是在通频带内存在幅度波动。

　　贝塞尔滤波器具有最平坦的幅度和相位响应。带通（通常为用户关注区域）的相位响应近乎呈线性。

　　相同阶数时：

　　椭圆滤波器的幅频曲线下降最陡，其次为切比雪夫滤波器，再次为巴特沃斯滤波器，下降最平缓的为贝塞尔滤波器。

　　巴特沃斯滤波器通带最平坦，阻带下降慢。

　　切比雪夫滤波器通带等纹波，阻带下降较快。

　　贝塞尔滤波器通带等纹波，阻带下降慢。也就是说幅频特性的选频特性最差。但是，贝塞尔滤波器具有最佳的线性相位特性。

　　椭圆滤波器在通带等纹波（阻带平坦或等纹波），阻带下降最快。

　　巴特沃斯滤波器

　　贝塞尔滤波器

　　椭圆滤波器

　　切比雪夫滤波器

综合（未分类）

1、请画出用D触发器实现2分频的逻辑电路？

答：

2、请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、锁存器/缓冲器）。

答：

典型输入设备与微机接口的逻辑示意图如下：

可编程逻辑器件在现代电子设计中越来越重要，请问：

3、你所知道的可编程逻辑器件有哪些？

答：

PROM(可编程存储器)、 PLA(可编程逻辑阵列)、 FPLA(现场可编程逻辑阵列)、 PAL(可编程阵列逻辑)、GAL(通用阵列逻辑 )，EPLD( 可擦除的可编程逻辑器件 )、 FPGA( 现场可编程门阵列 )、CPLD( 复杂可编程逻辑器件 )等，其中 ROM、 FPLA、 PAL 、GAL、 EPLD 是出现较早的可编程逻辑器件，而 FPGA 和 CPLD 是当今最流行的两类可编程逻辑器件。FPGA 是基于查找表结构的，而 CPLD 是基于乘积项结构的。

分析：

可编程逻辑器件（PLD）是20世纪70年代发展起来的一种新型逻辑器件，是目前数字系统设计的主要硬件基础。根据可编程逻辑器件结构、集成度以及编程工艺的不同，它存在以下不同的分类方法。

主要有如下分类方法：

一、按结构特点分类

一是基于 “与或” 阵列结构的器件——阵列型；

　　（如：PROM、EPROM、EEPRM、PAL、GAL、CPLD、EPLD、EPLA）

二是基于门阵列结构的器件——单元型；

（如：FPGA）

1、可编程只读存储器（PROM）

可编程只读存储器只允许写入一次，所以也被称为一次可编程只读存储器（One Time Programming ROM，OTP-ROM）。可编程只读存储器在出厂时，存储的内容全为1，用户可以根据需要将其中的某些单元写入数据0（部分的PROM在出厂时数据全为0，则用户可以将其中的部分单元写入1），以实现对其编程的目的。

PROM典型的产品分两类：

　　一类是经典的可编程只读存储器，为使用“肖特基二极管”的PROM，它是由二极管组成的结破坏型电路。出厂时，二极管处于反向截止状态，用大电流的方法将反向电压加在“肖特基二极管”，造成其永久性击穿即可。

另一类是由晶体管组成的熔丝型电路，如果想改写某些单元，则可以给这些单元通以足够大的电流，并维持一定的时间，原先的熔丝即可熔断，这样就达到了改写某位的效果。

2、可擦除的可编程只读存储器（EPROM）

最早研制成功并投入使用的EPROM是用紫外线照射进来擦除的。EPROM采用MOS型电路结构，其存储单元通常由叠栅型MOS晶体管组成，而叠栅型MOS晶体管通常采用增强型场效应管结构。

3、电可擦除的可编程只读存储器（EEPROM）

　　EEPROM（也可写成E2PROM）是一种用电信号擦除和改写的可编程ROM。它不仅可以整体擦除存储单元内容，还可以逐字擦除和逐字改写。EEPROM的擦除和改写电流很小，在普通工作电源下即可进行，擦除时也不需要将器件从系统上拆卸下来。

4、可编程阵列逻辑（PAL）

　　PLA沿用了在生产PROM器件中所采用的熔丝式双极型工艺，具有“与”阵列可编程而“或”阵列固定结构，也可以达到很高的工作速度。PLA器件与PROM相比，阵列规模大大减少，能更灵活地实现各种逻辑功能，而PLA器件编程简单、适应性强，可以取代多种常用中小规模晶体管逻辑器件。

5、通用阵列逻辑（GAL）

　　GAL是一种电可擦除可重复编程的逻辑器件，它具有灵活的可编程输出结构，使得为数不多的集中GAL器件几乎能够代替所有的PAL器件和数百种中小规模的标准器件。而且GAL采用先进的EECMOS工艺，可以在几秒钟内完成对器件的擦除和写入，并允许反复改写。普通的GAL器件与PAL器件有相同的阵列结构，均采用“与”阵列可编程、或阵列固定的结构。

6、复杂可编程逻辑器件（CPLD）

　　CPLD是在PAL、GAL等器件的基础上发展起来的大规模集成可编程逻辑器件，与PAL、GAL等器件相比，CPLD的规模比较大，一个CPLD可以替代几十个甚至数百个通用的IC芯片。虽然不同IC公司生产的CPLD机构差异很大，但一般包含可编程的逻辑宏单元（Logic Macro Cell，LMC）、可编程的I/O单元、可编程的内部连线（Programmable Interconnect，PI）这三部分。

7、可擦除的可编程逻辑器件（EPLD）

EPLD结合了大规模集成电路体积小、价格低、可靠性高等优点，用户可以根据需要设计专用电路，以避免价格高、周期长等问题。EPLD器件的延迟时间是可预测的，也是固定的。因此在EPLD器件中的功能模板上实现任何功能都具有同样的速度。功能模块通过无限制的内部互连在一起，提供了多个可编程逻辑结构。而每个功能模块包含9个可编程“与”“或”阵列驱动的宏单元，任意一个引脚的输入或宏单元的输出都可以连到另一个宏单元的输入，这种无限制的可编程互连结构保证了EPLD具有100%的布线能力。

8、现场可编程逻辑阵列（FPLA）

现场可编程逻辑阵列（FPLA）是可编程逻辑器件（PLD）的一种，它是一种半导体器件，含有可编程逻辑元件中所谓的“逻辑块”和可编程互连。逻辑块通过编程来执行基本逻辑门的功能，如“和”“异或”或更复杂的组合功能。在大多数的FPLA中，逻辑块还包括记忆体分子、等级可编程互连，满足逻辑块要相互关联的需要。另外，FPLA的结构和ROM相似，区别在于：首先，ROM的与阵列是固定的，而FPLA的与阵列是可编程的；其次，ROM的与阵列输出是全部最小项，而FPLA的与阵列却可以输出简化后的表达式。该系统设计师根据客户或设计师需求来执行任何逻辑功能，因此命名为“现场可编程”。

9、现场可编程门阵列（FPGA）

FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展起来的，它是基于单元型门阵列结构的器件。由于FPGA需要被反复烧写，所以它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而是只能采用一种易于反复配置的结构。目前主流的FPGA都采用了基于SRAM工艺的查找表，也有一些军用品和宇航级FPGA采用Flash或熔丝与反熔丝工艺的查找表结构，通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。

由布尔代数理论可知，对于一个ｎ输入的逻辑运算，不管是与或非运算，最多只可能存在2n种结果，所以如果是先将相应的结果存放于一个存储单元，就相当于实现了与非门电路的功能。FPGA原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。

二、按编程工艺分类

1、熔丝（Fuse）和反熔丝（Antifuse）编程器件

为一次性编程使用的非易失性原件，编程后即使系统断电，其存储的编程信息也不会丢失。

2、SRAM型器件

大多数公司的FPGA器件都为SRAM型器件，它可以反复编程，实现系统功能的动态重构。但每次上电需要重新下载，实际应用时需要外挂EEPROM用于保存程序。

3、电信号可擦除的可编程只读存储器器件

为易失性器件，大多数CPLD器件都为EEPROM器件，可反复编程，不用每次上电重新下载，但相对速度慢、功耗较大。

4、可擦除的可编程只读存储器编程器件

　　为易失器件。

三、按集成度分

1、低密度可编程逻辑器件

　　集成度在1000门以下。早期生产的可编程逻辑器件，如PROM、PLA、PAL、GAL等，只能完成较小规模的逻辑电路，因此都属于低密度器件。

2、高密度可编程逻辑器件

　　集成度为1000门以上，目前流行的EPLD、CPLD和FPGA等属于高密度器件，可用于设计大规模数字系统，甚至可以做到片上系统（System on Chip，SoC ）设计。

四、按颗粒度分类

1、小颗粒度

如：海门架构。

2、中颗粒度

如：FPGA（基于查找表）

3、大颗粒度

如：CPLD（基于乘积项）

试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

input [7:0] data;

input clk,reset_n;

output reg [7:0] q_out;

always @(posedge clk, negedge reset_n) begin

        if(!reset_n) 

                q_out <= 8'b0000_0000;

        else

                q_out <= data;

end

设想你将设计完成一个电子电路方案。

请简述用EDA软件（如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？

答：

完成一个电子电路设计方案的整个过程大致可分： (1)原理图设计 (2)PCB 设计 (3)投板 (4)元器件焊接 (5)模块化调试 (6)整机调试。注意问题如下：

(0)框图设计：模块功能划分

(1) 原理图设计阶段

注意适当加入旁路电容与去耦电容；
注意适当加入测试点和 0 欧电阻以方便调试时测试用；
注意适当加入 0 欧电阻、电感和磁珠(专用于抑制信号线、电源线上的高频噪声和尖峰干扰)以实现抗干扰和阻抗匹配；

(2) PCB 设计阶段

自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接；
FM部分走线要尽量短而粗，电源和地线也要尽可能粗；
旁路电容、晶振要尽量靠近芯片对应管脚；
注意美观与使用方便；

(3) 投板

说明自己需要的工艺以及对制板的要求；

(4) 元器件焊接

防止出现芯片焊错位置，管脚不对应；
防止出现虚焊、漏焊、搭焊等；

(5) 模块化调试

先调试电源模块，然后调试控制模块，然后再调试其它模块；
上电时动作要迅速，发现不会出现短路时在彻底接通电源；
调试一个模块时适当隔离其它模块；
各模块的技术指标一定要大于客户的要求；

(6) 整机调试

如提高灵敏度等问题

请描述一下你对集成电路的认识

列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

答：

自然界信号都是模拟信号，特点是时间域连续且幅值连续变化；模拟电路处理速度快

数字信号：时域离散、幅值是二进制码表示

模数转换：模拟信号经采样/保持（采样频率需满足奈奎斯特采样定理:fs>2fm）、量化、编码变成数字信号；

数模转换：通过比较电路+电阻权值网络实现；

双极型：由2个PN结组成，多子和少子共同参与导电，电流控制电流型；

CMOS：有PMOS和NMOS组合的电路，单级型（多子导电），电压控制电流型

MCU：MCU(Micro Control Unit)中文名称为微控制单元，又称单片微型计算机(Single Chip Microcomputer)或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时器和多种I/O接口集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制常见存储器件。

CISC和RISC：

RISC（reduced instruction set computer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器.这样一来，它能够以更快的速度执行操作。因为计算机执行每个指令类型都需要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂，执行操作也会更慢。

纽约约克镇IBM研究中心的John Cocke证明，计算机中约20%的指令承担了80%的工作，他于1974年提出了RISC的概念。

CISC(complex instruction set computer，复杂指令集计算机）除了RISC，任何全指令集计算机都使用的是复杂指令集计算（CISC）。

目前常见使用RISC的处理器包括DEC Alpha、ARC、ARM、MIPS、PowerPC、SPARC和SuperH等。

常见使用CISC的处理器主要有X86.

RISC和CISC的区别：

（1）指令系统：

RISC 设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特色。对不常用的功能，常通过组合指令来完成。因此，在RISC 机器上实现特殊功能时，效率可能较低。但可以利用流水技术和超标量技术加以改进和弥补。
而CISC 计算机的指令系统比较丰富，有专用指令来完成特定的功能。因此，处理特殊任务效率较高。

（2）存储器操作：

RISC 对存储器操作有限制，使控制简单化；
而CISC 机器的存储器操作指令多，操作直接。

（3）程序：

RISC 汇编语言程序一般需要较大的内存空间，实现特殊功能时程序复杂，不易设计；
而CISC 汇编语言程序编程相对简单，科学计算及复杂操作的程序设计相对容易，效率较高。

（4）中断：

RISC 机器在一条指令执行的适当地方可以响应中断；
而CISC 机器是在一条指令执行结束后响应中断。

（5） CPU芯片电路：

RISC CPU 包含有较少的单元电路，因而面积小、功耗低；
而CISC CPU 包含有丰富的电路单元，因而功能强、面积大、功耗大。

（6）设计周期：

RISC 微处理器结构简单，布局紧凑，设计周期短，且易于采用最新技术；
CISC 微处理器结构复杂，设计周期长。

（7）用户使用：

RISC 微处理器结构简单，指令规整，性能容易把握，易学易用；
CISC微处理器结构复杂，功能强大，实现特殊功能容易。

（8）应用范围：

由于RISC 指令系统的确定与特定的应用领域有关，故RISC 机器更适合于专用机；
而CISC 机器则更适合于通用机。

DSP与单片机的区别：

1、存储器结构不同

单片机使用冯·诺依曼存储器结构。这种结构中，只有一个存储器空间通过一组总线（一个地址总线和一个数据总线）连接到处理器核。

大多数DSP采用了哈佛结构，将存储器空间划分成两个，分别存储程序和数据。

2、对密集的乘法运算的支持

DSP处理器使用专门的硬件来实现单周期乘法。DSP处理器还增加了累加器寄存器来处理多个乘积的和。

3、零开销循环

DSP算法的一个共同的特点，即大多数处理时间都花在执行较小的循环上，也就容易理解，为什么大多数的DSP都有专门的硬件，用于零开销循环。所谓的零开销循环是指处理器在执行循环时，不用花时间去检查循环计数器的值，条件转移到循环大额顶部，将循环计数器减1。

单片机是Single-chip Microcomputer的较准确译法，但最能准确反映单片机设计思想、并且有长远技术眼光的词汇是Microcontroller（微控制器）。

扩展资料：

DSP主要针对一些计算能力要求较高的应用，如视频图像处理、智能机器人、数字无线、宽带访问、数字音频、高分辨率成像和数字电机控制等。

单片机应用最为广泛，主要利益于它的成本控制上，使它能在许多对计算能力要求不那么高的应用立足。相信在未来几年里，MCU市场关键增长驱动力将来自于绿色能源，智能电子设备，智能电网以及电子产品的升级换代比如汽车电子。

描述你对集成电路设计流程的认识

5、描述你对集成电路工艺的认识。

6、你知道的集成电路设计的表达方式有哪几种？

7、描述一个交通信号灯的设计。

8、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象语音压缩方面）、电子系统方案的研究、用MCU、DSP编程实现电路功能、用ASIC设计技术设计电路（包括MCU、DSP本身）、电路功能模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综合及自动布局布线技术）、集成电路设计与工艺接口的研究。

你希望从事哪方面的研究？（可以选择多个方向。另外，已经从事过相关研发的人员可以详细描述你的研发经历）。

第二部分：专业篇

（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况下你只需要回答五道题以上，但请尽可能多回答你所知道的，以便我们了解你的知识结构及技术特点。）

1、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？

2、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。

3、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统的设计原则。

4、请用方框图描述一个你熟悉的实用数字信号处理系统，并做简要的分析；如果没有，也可以自己设计一个简单的数字信号处理系统，并描述其功能及用途。

5、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器，8031的P2.5,P2.4和P2.3参加译码，基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若有，则写出每片2716的重叠地址范围。

6、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。

7、PCI总线的含义是什么？PCI总线的主要特点是什么？

8、请简要描述HUFFMAN编码的基本原理及其基本的实现方法。

9、说出OSI七层网络协议中的四层（任意四层）。

10、中断的概念？简述中断的过程。

11、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。

12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成。简单原理如下：由P3.4输出脉冲的占空比来控制转速，占空比越大，转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为"0"，拨到上方时为"1"，组成一个八位二进制数N），要求占空比为 N/256。

　　下面程序用计数法来实现这一功能，请将空余部分添完整。

　　 MOV P1，#0FFH

　　 LOOP1 ：MOV R4，#0FFH

　　 --------

　　 MOV R3，#00H

　　 LOOP2 ：MOV A，P1

　　 --------

　　 SUBB A，R3

　　 JNZ SKP1

　　 --------

　　 SKP1：MOV C，70H

　　 MOV P3.4，C

　　 ACALL DELAY ：此延时子程序略

　　 --------

　　 --------

　　 AJMP LOOP1

13、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？

14、请用HDL描述四位的全加法器、5分频电路。

15、简述FPGA等可编程逻辑器件设计流程。

~~16、同步电路和异步电路的区别是什么？~~

17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。

~~18、描述反馈电路的概念，列举他们的应用。~~

~~19、放大电路的频率补偿的目的是什么，有哪些方法？~~

20、画出CMOS电路的晶体管级电路图，实现Y=A.B+C(D+E)

~~21、请分析如下电路所实现的功能。~~

22、A）

　　＃i nclude

　　 void testf(int*p)

　　 {

　　 *p+=1;

　　 }

　　 main()

　　 {

　　 int *n,m[2];

　　 n=m;

　　 m[0]=1;

　　 m[1]=8;

　　 testf(n);

　　 printf("Data value is %d ",*n);

　　 }

　　 ------------------------------

　　 B)

　　＃i nclude

　　 void testf(int**p)

　　 {

　　 *p+=1;

　　 }

　　 main()

　　 {int *n,m[2];

　　 n=m;

　　 m[0]=1;

　　 m[1]=8;

　　 testf(&n);

　　 printf(Data value is %d",*n);

　　 }

　　下面的结果是程序A还是程序B的？

　　 Data value is 8

　　那么另一段程序的结果是什么？

23、用简单电路实现，当A为输入时，输出B波形为：A: B:

~~24、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。~~

25、锁相环有哪几部分组成？

26、人的话音频率一般为300~3400HZ，若对其采样且使信号不失真，其最小的采样频率应为多大？若采用8KHZ的采样频率，并采用8bit的PCM编码，则存储一秒钟的信号数据量有多大？

27、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？

28、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。

29、数字滤波器的分类和结构特点。

30、DAC和ADC的实现各有哪些方法？

31、描述CMOS电路中闩锁效应产生的过程及最后的结果？

32、什么叫做OTP片、掩膜片，两者的区别何在？

33、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？

34、请描述一下国内的工艺现状。

35、请简述一下设计后端的整个流程？

36、有否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？

37、半导体工艺中，掺杂有哪几种方式？

38、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？

39、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

40、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？

简述51单片机的I/O口结构及I/O端口的存取方法。

二、写出51单片机的寻址方式。

三、画出一个1101的序列检测电路。

请你画出由普通运算放大器组成、放大10倍的低频信号放大电路图。

对于汽车直流电源，电源采用如下滤波方式，L电感和C1、C2选择多少合适？L为100UH、1mH哪种较好？

简述状态机的设计原理。

简述实时操作系统的任务调度算法。

请用C51语言编写一个函数：将两个ASCII码转换成一字节的BCD码。

请用C或者51汇编语言编写使用冒泡算法对16进制字串str[]从小到大排列。

十、简述你本人独立负责的一个产品开发过程。

四分析设计

1.波形变换题目

从正弦波->方波->锯齿波->方波,设计电路

2.74161计数器组成计数电路,分析几进制的

3.用D触发器构成2分频电路

有关于

1.TIC6000 DSP

2.二极管

3.RISC

4.IIR

40、给出两个门电路让你分析异同。（华为）

a) 什么是Setup 和Holdup时间？
   setup数据先于时钟的最小时间
   holdup数据有效保持时间
b) 什么是竞争与冒险现象？怎样判断？如何消除？
   电路时延造成的有用逻辑组合外的干扰信号
   判断电路是否存在竞争-冒险现象的一种方法是将电路输出函数画成卡诺图分析
   增加冗余项的可以消除电路的冒险
c) 请画出用D触发器实现2倍分频的逻辑电路？
   /Q接D，CK输入，Q输出。
d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
   在工程实践中，有时需要将几个门的输出端并联使用，以实现与逻辑，称为线与逻辑
   集电极开路门
e) 什么是同步逻辑和异步逻辑？
   电路中的存储器件为时钟控制触发器，各触发器共用同一时钟信号为同步逻辑
   电路中的存储器件可以是时钟控制触发器、非时钟控制触发器或延时器件，电路没有统一的   时钟信号为异步逻辑。
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
不用画图了
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
   不可以，TTL与COMS相互之间的电源电压和输入、输出电平及电流不相同，它们之间的连接必须通过电平转换或电流转换电路
2、可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
FLEX8000 MAX7000 ATF1504 …………….
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
--Quad D-Type Flip-flop
library IEEE;
use IEEE.Std_logic_11***.all;
entity HCT273 is
   port(D : in std_logic_vector(7 downto 0);
         Q : out std_logic_vector(7 downto 0);
         CLRBAR, CLK : in std_logic);
end HCT273;
architecture VER1 of HCT273 is
begin
   Q <= (others => '0') when (CLRBAR = '0')
            else D when rising_edge(CLK)
            else unaffected;
end VER1;

汉王笔试
下面是一些基本的数字电路知识问题，请简要回答之。
a) 什么是Setup 和Holdup时间？
b) 什么是竞争与冒险现象？怎样判断？如何消除？
c) 请画出用D触发器实现2倍分频的逻辑电路？
d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
e) 什么是同步逻辑和异步逻辑？

g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
2、可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1，用逻辑门和cmos电路实现ab+cd
2. 用一个二选一mux和一个inv实现异或
3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
4. 如何解决亚稳态
5. 用verilog/vhdl写一个fifo控制器
6. 用verilog/vddl检测stream中的特定字符串
信威dsp软件面试题～
)DSP和通用处理器在结构上有什么不同，请简要画出你熟悉
的一种DSP结构图
2)说说定点DSP和浮点DSP的定义（或者说出他们的区别）
3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。
用Q15表示出0.5和－0.5
扬智电子笔试
第一题：用mos管搭出一个二输入与非门。
第二题：集成电路前段设计流程，写出相关的工具。
第三题：名词IRQ,BIOS,USB,VHDL,SDR
第四题：unix 命令cp -r, rm,uname
第五题：用波形表示D触发器的功能
第六题：写异步D触发器的verilog module
第七题：What is PC Chipset?
第八题：用传输门和倒向器搭一个边沿触发器
第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱

28、please draw the transistor level schematic ofa cmos 2 input AND gate and explainwhich input has faster response for output rising edge.(less delay time)。

29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）

30、画出CMOS的图，画出tow-to-onemux gate。（威盛VIA 2003.11.06 上海笔试试题）

31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

32、画出Y="A"*B+C的cmos电路图。（科广试题）

33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y="A"*B+C(D+E)。（仕兰微电子）

35、利用4选1实现F(x,y,z)=xz+yz’。（未知）

36、给一个表达式f="xxxx"+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化

简）。

38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什

么？1）INV   2）AND   3）OR   4）NAND   5）NOR   6）XOR 答案：NAND（未知）

39、用与非门等设计全加法器。（华为）

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0

多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）

43、用波形表示D触发器的功能。（扬智电子笔试）

44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

45、用逻辑们画出D触发器。（威盛VIA2003.11.06 上海笔试试题）

46、画出DFF的结构图,用verilog实现之。（威盛）

47、画出一种CMOS的D锁存器的电路图和版图。（未知）

48、D触发器和D锁存器的区别。（新太硬件面试）

49、简述latch和filp-flop的异同。（未知）

50、LATCH和DFF的概念和区别。（未知）

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

（南山之桥）

52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）

53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）

54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）

55、How many flip-flop circuits are needed todivide by 16? (Intel) 16分频？

56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出

carryout和next-stage. （未知）

57、用D触发器做个4进制的计数。（华为）

58、实现N位JohnsonCounter,N="5"。（南山之桥）

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）

60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）

61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）

62、写异步D触发器的verilogmodule。（扬智电子笔试）

module dff8(clk , reset, d,q);

input        clk;

input        reset;

input [7:0] d;

output [7:0] q;

reg   [7:0] q;

always @ (posedge clk orposedge reset)

   if(reset)

     q <= 0;

   else

     q <= d;

endmodule

63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）

module divide2( clk , clk_o,reset);

   input    clk , reset;

   output  clk_o;

   wire in;

reg out ;

   always @ ( posedge clk or posedge reset)

     if ( reset)

       out <= 0;

     else

       out <= in;

     assign in = ~out;

     assign clk_o = out;

     endmodule

64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）

PAL，PLD，CPLD，FPGA。

65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）

66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）

67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）

68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解

的）。（威盛VIA 2003.11.06 上海笔试试题）

69、描述一个交通信号灯的设计。（仕兰微电子）

70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）

71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱

数。       （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计

的要求。（未知）

72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）

画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计

工程中可使用的工具及设计大致过程。（未知）

73、画出可以检测10010串的状态图,并verilog实现之。（威盛）

74、用FSM实现101101的序列检测模块。（南山之桥）

a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。

例如a： 0001100110110100100110

       b：0000000000100100000000

    请画出statemachine；请用RTL描述其state machine。（未知）

75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐

笔试）

76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）

77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y="lnx"，其中，x

为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假

设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微

电子）

sram，falsh memory，dram，DDR的区别？

或：Please draw schematic of a common SRAM cell with 6transistors,point out which nodes can store data and which node is word line control?（威盛笔试题circuit design-beijing-03.11.09）

一、SRAM 和DRAM的区别详细分析

DRAM用作内存比较多，SRAM用作cache比较多。

从名字上看，SRAM与DRAM的区别只在于一个是静态一个是动态。

由于SRAM不需要刷新电路就能够保存数据，所以具有静止存取数据的作用。而DRAM则需要不停地刷新电路，否则内部的数据将会消失。而且不停刷新电路的功耗是很高的，在我们的PC待机时消耗的电量有很大一部分都来自于对内存的刷新。那么为什么我们不用SRAM来作为内存呢？

　 首先来看一张SRAM的基本单元结构图　　　　　　　　　 再来看看DRAM的基本单元结构图

SRAM存储一位需要花6个晶体管，而DRAM只需要花一个电容和一个晶体管。

cache追求的是速度所以选择SRAM，而内存则追求容量，所以选择能够在相同空间中存放更多内容并且造价相对低廉的DRAM。

我们姑且不去讨论关于SRAM是如何静态存储数据（触发器）的。为什么DRAM需要不断刷新呢？

DRAM的数据实际上是存在电容里的。而电容放久了，内部的电荷就会越来越少，对外就形成不了电位的变化。而且当对DRAM进行读操作的时候需要将电容与外界形成回路，通过检查是否有电荷流进或流出来判断该bit是1还是0。所以无论怎样，在读操作中我们都破坏了原来的数据。所以在读操作结束后需要将数据写回DRAM中。在整个读或者写操作的周期中，计算机都会进行DRAM的刷新，通常是刷新的周期是4ms-64ms。

关于SRAM和DRAM的寻址方式也有所不同。虽然通常我们都认为内存像一个长长的数组呈一维排列，但实际上内存是以一个二维数组的形式排列的，每个单元都有其行地址和列地址，当然cache也一样。而这两者的不同在于：

对于容量较小的SRAM，我们可以将行地址和列地址一次性传入到SRAM中，而如果我们对DRAM也这样做的话，则需要很多很多根地址线（容量越大，地址越长，地址位数越多）。所以我们选择分别传送行地址和列地址到DRAM中。先选中一整行，然后将整行数据存到一个锁存器中，等待列地址的传送然后选中所需要的数据。这也是为什么SRAM比DRAM快的原因之一。

静态存储单元（SRAM）　　
●存储原理：由触发器存储数据
●单元结构：六管NMOS或OS构成
●优点：速度快、使用简单、不需刷新、静态功耗极低；常用作Cache
●缺点：元件数多、集成度低、运行功耗大
●常用的SRAM集成芯片：6116(2K×8位)，6264(8K×8位)，62256(32K×8位)，2114(1K×4位)

动态存储单元（DRAM）　　
●存贮原理：利用MOS管栅极电容可以存储电荷的原理，需刷新（早期：三管基本单元；现在：单管基本单元）
●刷新(再生)：为及时补充漏掉的电荷以避免存储的信息丢失，必须定时给栅极电容补充电荷的操作
●刷新时间：定期进行刷新操作的时间。该时间必须小于栅极电容自然保持信息的时间（小于2ms）。
●优点： 集成度远高于SRAM、功耗低，价格也低
●缺点：因需刷新而使外围电路复杂；刷新也使存取速度较DRAM慢，所以在计算机中，SRAM常用于作主存储器。
尽管如此，由于DRAM存储单元的结构简单，所用元件少，集成度高，功耗低，所以目前已成为大容量RAM的主流产品。

SRAM、DRAM、Flash、DDR有什么区别

SRAM

SRAM的全称是Static Rnadom Access Memory，翻译过来即静态随机存储器。这里的静态是指这种存储器只需要保持通电，里面的数据就可以永远保持。但是当断点之后，里面的数据仍然会丢失。由于SRAM的成本很高，所以像诸如CPU的高速缓存，才会采用SRAM。

DRAM

DRAM全称是Dynamic Random Access Memory，翻译过来即动态随机存取存储器，最为常见的系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新(refresh)一次，如果存储单元没有被刷新，存储的信息就会丢失。

Flash

Flash内存即Flash Memory，全名叫Flash EEPROM Memory，又名闪存，是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，数据删除不是以单个的字节为单位而是以固定的区块为单位，区块大小一般为256KB到20MB。

闪存是电子可擦除只读存储器(EEPROM)的变种，EEPROM与闪存不同的是，EEPROM能在字节水平上进行删除和重写，而闪存是按区块擦写，这样闪存就比EEPROM的更新速度快，所以被称为Flash erase EEPROM，或简称为Flash Memory。

由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的BIOS(基本输入输出程序)、PDA(个人数字助理)、数码相机中保存资料等。另一方面，闪存不像RAM(随机存取存储器)一样以字节为单位改写数据，因此不能取代RAM。

NOR Flash与NAND Flash

NOR Flash和NAND Flash是现在市场上两种主要的非易失闪存技术。
Intel于1988年首先开发出NOR Flash 技术，彻底改变了原先由EPROM(Erasable Programmable Read-Only-Memory电可编程序只读存储器)和EEPROM(电可擦只读存储器Electrically Erasable Programmable Read - Only Memory)一统天下的局面。

紧接着1989年，东芝公司发表了NAND Flash 结构，强调降低每比特的成本，有更高的性能，并且像磁盘一样可以通过接口轻松升级。

NOR Flash 的特点是芯片内执行（XIP ，eXecute In Place），这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM中。NOR 的传输效率很高，在1~4MB的小容量时具有很高的成本效益，但是很低的写入和擦除速度大大影响到它的性能。

NAND的结构能提供极高的单元密度，可以达到高存储密度，并且写入和擦除的速度也很快。应用NAND的困难在于Flash的管理和需要特殊的系统接口。通常读取NOR的速度比NAND稍快一些，而NAND的写入速度比NOR快很多，在设计中应该考虑这些情况。

DDR

DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。

SDRAM与DRAM相比多了一个同步接口，这个同步接口可以让SDRAM与计算机系统总线进行同步。

DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。

目前DDR存储器已经发展到了DDR4，智能手机以及电脑上都有使用。

给出单管DRAM的原理图

(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9－14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）

名词IRQ,BIOS,USB,VHDL,SDR

IRQ: Interrupt ReQuest

BIOS: Basic Input Output System

USB: Universal Serial Bus

VHDL: VHIC Hardware Description Language

SDR: Single Data Rate

　　压控振荡器的英文缩写(VCO)。

　　动态随机存储器的英文缩写(DRAM)。

名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡

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一、模拟电子电路

1、基尔霍夫定理的内容

2、描述反馈电路的概念，列举它们的应用。

2.1 反馈的定义：

2.2 反馈的分类：

2.2.1 按反馈的效果分：